第11章时序电路.PPT

第14章 时序电路引言 前面讨论过的许许多多电路都是实现组合逻辑的。在组合逻辑中，输出仅仅是当前各输入的函数。对一个大型数字系统来讲，组合逻辑是必要的，它负责数据加工。然而，一个复杂的数据处理需要一系列操作，而每一步操作的内容和要求往往需要根据以前各个操作的结果。显然，对于一个时序的数字处理系统，其输出是与输入的历史有关的。 14.1 记忆元件 时序电路是由记忆元件与组合逻辑组成的。在MOS电路中，有两类记忆元件。 14.1.1 静态记忆元件 它是由逻辑门反馈组成的。 如图, 这是用NOR门交叉 耦合而构成的RS-Latch。 其特性方程式为联立方程式： 14.1.1 静态记忆元件(续) 当R=0，S=0时， 可见，输出A和B是互补的，并不受R，S的影响。 当R=0，S=1时， 即 当R=1，S=0时， 即 当R=1，S=1时， 这种状态不呈现双稳态，不能锁存信息，因而是不用的，是应当禁止的。 14.1.1 静态记忆元件(续) 故以NOR为基础的RS-Latch的真值表如下：