VHDL实现16位全加器.docxVIP

基于VHDL的16位全加器的设计1.1设计题目的内容及要求1.1.1目的： CMOS数字集成电路设计流程及数字集成电路自动化设计，包括功能验证、VHDL/Verlog建模、同步电路设计、异步数据获取、能耗与散热、信号完整性、物理设计、设计验证等技术1.1.2内容： 主要实验内容是用0.18μm数字CMOS工艺，VHDL或Verlog设计一个16位全加器，用Synthesis 仿真工具验证功能，电路合成，及性能检测。1.1.3主要测试参数及指标范围: 16位的全加器主要的设计指标是高于1GHz的频率，功耗，物理面积大小等参数。1.2全加器的组成和原理分析全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电路的分析一样。组合逻辑电路的分析，就是找出给定电路输入和输出之间的逻辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采用代数法，一般按下列步骤进行：（1）根据所需要的功能，列出真值表。（2）根据真值表，写出相应的逻辑函数表达式。（3）根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图 [1]。（4）用VHDL编写程序在QUARTUSⅡ上进行模拟，并分析结果的正确性。1.3 全加器简介全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法