VHDL语言 第四章 VHDL语言构造体的描述方式.pptVIP

假如某一个逻辑电路是由AND门、OR门和XOR门构成的，而AND门、OR门和XOR门的逻辑电路都已由现成的设计单元。那么，用这些现成的设计单元（AND的ENTITY、OR的ENTITY和XOR的ENTITY）经适当连接就可以构成新的设计电路的ENTITY。 这样的描述，其结构非常清晰，且能做到与电原理图中所画的器件一一对应。当然，如要用结构描述方式，则要求设计人员有较多的硬件设计知识。 结构描述是元件互连的描述，使用元件例化语句。 定义：对所调用的较低层次的实体模块（元件）的 名称、类属参数、端口类型、数据类型的声明 语法： 元件声明类似实体声明（entity） 1. 元件声明 COMPONENT 元件名 GENERIC 说明； PORT 说明； END COMPONENT； ----类属声明 ----端口声明 元件声明举例 可在以下部分声明元件： 构造体（Architecture） 程序包（Package） 块（Block） 被声明元件的来源： VHDL设计实体； 其它HDL设计实体； 另外一种标准格式的文件，如EDIF或XNF； 厂商提供的工艺库中的元件、IP核。 定义：把低层元件安装（调用）到