VHDL的结构体描述方式.pptVIP

  1. 1、本文档共16页,可阅读全部内容。
  2. 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  5. 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  6. 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  7. 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  8. 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
三门峡职业技术学院 机电工程系 范江波 fjb2506@163.com * * VHDL结构体的描述方式 用VHDL设计一2选1数据选择器 思考以下问题(请同学回答) 电路实现什么功能?如何叙述? 电路有几个端口?方向、数据类型应该 如何设置? 电路内部结构如何用数字电路实现? 电路如何用VHDL来实现? 在数字信号传输过程中,有时需要从一组输入数据中选出某一个来,完成这种功能的逻辑电路称为数据选择器。 d0 d1 sel q LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EX1 IS PORT(d0,d1,sel:IN STD_LOGIC; q:OUT STD_LOGIC); END EX1; ARCHITECTURE EX1 _A OF EX1 IS BEGIN PROCESS(d0,d1,sel) BEGIN IF sel = ‘0’ THEN q = d0; ELSE q = d1; END IF; END PROCESS; END EX1_A; ? 当sel等于0时,输出选择d0。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EX1 IS PORT(d0,d1,sel: IN STD_LOGIC; q: OUT STD_LOGIC); END EX1; ARCHITECTURE EX1 _A OF EX1 IS BEGIN PROCESS(d0,d1,sel ) BEGIN IF sel=‘0’ THEN q = d0; ELSE q = d1; END IF; END PROCESS; END EX1A; ? 否则,即sel等于1时,输出选择d1。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EX1 IS PORT(d0,d1,sel: IN STD_LOGIC; q: OUT STD_LOGIC); END EX1; ARCHITECTURE EX1 _A OF EX1 IS BEGIN PROCESS(d0,d1,sel) BEGIN IF sel=‘0’ THEN q = d0; ELSE q = d1; END IF; END PROCESS; END EX1 _A; ? 在结构体中,对实体功能的描述没有涉及到任何有关电路结构。 0 1 选择信号 sel d0 d1 输出信号 q 行为描述:VHDL的结构体只描述所希望电路的功能或者说电路行为,而不直接指明或涉及实现这些行为的硬件结构。 一、 行为描述 行为描述只表示输入与输出间转换的行为,它不包含任何结构信息。行为描述主要使用函数、过程和进程语句,以算法形式描述数据的变换和传送。 特点: (1) VHDL的行为描述不存在任何与硬件选择相关的语句,也不存在任何有关硬件内部连线方面的语句。行为描述方式是VHDL编程的核心,可以说,没有行为描述就没有VHDL。 VHDL的强大系统描述能力,正是基于这种强大的行为描述方式。 (2) VHDL的行为描述功能具有很大的优越性,但不能被逻辑综合。在应用VHDL系统设计时,行为描述方式主要是完成系统的设计与仿真,保证设计的正确性。 (3) VHDL的行为描述程序中大量采用算术运算、关系运算、传输延时等难以逻辑综合的语句。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY EX16 IS PORT(d0,d1,sel:IN STD_LOGIC; q:OUT STD_LOGIC); END EX16; ARCHITECTURE EX16_A OF EX16 IS SIGNAL TMP1,TMP2,TMP3:STD_LOGIC; BEGIN TMP1 = d0 AND sel; T

文档评论(0)

wuyoujun92 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档