并行缓冲控制器的模块级数据流结构设计 - 电子设计工程.pdfVIP

22 卷 7 电子设计工程 第 第 期 2014 年4 月 Vol.22 No.7 Electronic Design Engineering Apr. 2014 并行缓冲控制器的模块级数据流结构设计 吴 将，朱志宇 （江苏科技大学 电子信息学院，江苏 镇江 212003） 摘要：针对并行缓冲控制器硬件实现困难的问题，在研究缓冲控制器结构的基础上，本文提出了一种粗粒度并行处 理的可重构缓冲控制器的数据流结构设计方法，控制器由模块级流水线和传统的细粒度流水线合并组成，通过缓冲 区实现了控制器与控制逻辑之间的隔离，因此，当正交全局信号对控制器进行局部配置时简化了系统集成度。 关键词：缓冲控制器；并行执行；流水线；模块级；数据流 TN911.7 文献标识码：A 文章编号：1674-6236(2014)07-0054-03 中图分类号： 　 The block level pipelined dataflow design of parallel buffer controller structure WU Jiang, ZHU Zhi-yu School of Electronics and Information, Jiangsu University of Science and Technology , Zhenjiang 212003, China （ ） Abstract: Based on the study of buffer controller structure and the problem of implementation for parallel buffer controller. This paper presents a new data flow design method of buffer controller with reconfigurable, coarse-grained parallel processing features. The controller which consists of the module-level pipeline and the traditional fine-grained pipeline, realizes the isolation of the control logic through using the buffer . Therefore, while the controllers are locally configured from orthogonal global information, the degree of system integration is simplified. Key words: buffer controller; parallel execution; pipelining; block-level; data flow 模块级流水线是数据流模型的一种硬件实现方法 [1-2] ，该 方法的主要操作是在关联的控制器之间插入一个缓冲区，引 入缓冲区的目的是为了减小缓冲控制器连接的模块之间的延 迟和速率差等参数。应用模块级数据流可以实现