Cadence工具简介概要1.pptVIP

Cadence工具简介 浏览电路 Cadence virtuoso 基于linux操作系统，主要包括电路系统设计工具和版图设计工具。软件启动后，会看到全局管理窗口——CIW 在CIW窗口中点击“Tools”，选择“library manager”打开库文件管理器。并从中单击选择所需的library—cell—view，双击“schematic”打开目标电路图。 在schematic editing 窗口浏览分析电路。常用指令及其快捷键 绘制版图 新建版图文件： 在库文件管理器菜单中依次点击file—new—cell view，出现新建文件窗口。 注意，版图文件的library name（库名）、cell name（单元名）必须与电路文件相同。点击“tool”右侧的工具选择按钮，选择“virtuoso”，点击OK，完成新文件创建。 版图编辑界面 layout editing ： 版图编辑窗口中，顶端显示文件所对应的库名、单元名、文件类型信息。 版图编辑窗口由icon menu（图标菜单）、menu banner（菜单栏）、status banner（状态栏）三部分组成。 menu banner（菜单栏）位于版图编辑窗口上方，包含编辑版图所需要的所有指令，并按相应的类别分组。常用指令及对应快捷键 LSW： layer select window（图层选择窗口）。该窗口显示设计版图所用的工艺库文件的位置、可供选择和当前选中的版图图层，以及各图层的属性。 右图显示当前所用工艺库文件位于“MYLIB”目录下，当前选择的图层为“active”。 工艺库文件在工程创建之初已经确定，不用再做操作。而可供选择的图层，根据不同设计需求会有所不同。常用图层名称及其含义 反相器版图实例 在P型衬底上制作CMOS反相器，需要一个PMOS管和一个NMOS管。其中PMOS管制作在N阱中，包含有源扩散区、多晶硅栅；NMOS管包含有源扩散区、多晶硅栅。 工艺上为了区分P管、N管，分别添加pselect和nselect两层。 衬底连接与布线： MOS管衬底必须接到相应电位，有源区作为源漏极也需要引线连接。半导体衬底材料必须先制作active有源区，才能通过通孔与金属引线连接。 根据不同工艺，通孔尺寸和间距不同。 器件连接关系及端口 ： 用铝线直接连接两管漏极，并可作为输出端； 多晶硅连接两管栅极，制作通孔后连接金属，作为输入端； 与金属相连的两管衬底作为power端。 添加端口： 从LSW 中选择metal1（pin）。在版图编辑窗口中的菜单栏，选择create—pin。开始为版图添加端口。 在“mode”选项后选择rectangle模式，在create shape pin 窗口编辑输入输出端口。 编辑好端口属性后，在版图编辑窗口中需要添加端口的位置画一小矩形，之后再单击一次，即完成一个端口。 这里的metal1(pin)端口图层仅表示连线关系，不生成掩模板，无所谓规则，只要与实际版图上的铝线连接即可。 添加power端口需要选择sym pin 模式，打开create symbolic pin 窗口。以添加vdd端口为例，端口名应为“vdd!”，I/O type 选为“jumper”，pin type 选择“metal1”。 版图验证与检查 版图的验证有两种模式 DIVA 和 DRACULA，前者操作相对简单，后者工作效率较高。 两者操作不同，所使用的规则文件也不同 DIVA DRC： Design rule checking （设计规则检查）。版图的设计必须根据DRC 规则文件进行，不同工艺的DRC 规则文件不同。DRC 是版图设计过程中的必要步骤，建议完成一部分设计之后就做一次，分阶段进行。避免完成全图后再做DRC，错误之间相互牵连不便修改。 DIVA 下的DRC 规则文件名为divaDRC.rul。通常与工艺库文件存放在相同目录。 在版图编辑窗口，单击菜单verify ——DRC，弹出DRC 规则检查对话框， 开始DRC，点击OK，可以在CIW 窗口看到运行信息。如果有错，CIW窗口会提示错误数量及错误类型，并在版图编辑窗口出现闪烁标记。 可以选择Verify-Markers-Find菜单帮助找错。单击菜单后会弹出一个窗口，在这个窗口中单击apply就可以显示第一个错误。同样，可以在菜单中选择Verify-Markers-Explain来看错误的原因提示。选中该菜单后，用鼠标在版图上出错了的地方单击就可以了。也可以选择Verify-Markers-Delete把这些错误提示删除。 Extractor ： 版图提取，用来提取版图网表信息。在版图编辑窗口菜单中选择verify-extract 即可打开对话框。 提取成功后，在版图文件的存放目录下，增