数字电子技术_06时序逻辑电路研究.ppt

第6章 时序逻辑电路 (3) 求出对应状态值。 ① 列状态表： 列出电路输入信号和触发器原态的所有取值组合，代入相应的状态方程， 求得相应的触发器次态及输出，列表得到状态表5.1所示。  ② 画状态图如图5.2（a）所示，画时序图如图5.2（b）所示。  表6.1 状态表 从图6.2（a）所示状态图可知：随着CP脉冲的递增, 不论从电路输出的哪一个状态开始，触发器输出Q1Q0的变化都会进入同一个循环过程， 而且此循环过程中包括四个状态，并且状态之间是递增变化的。  当 Q1Q0= 11时，输出Z = 1；当Q1Q0取其他值时，输出Z =0; 在Q1Q0变化一个循环过程中，Z = 1只出现一次，故Z为进位输出信号。  综上所述，此电路是带进位输出的同步四进制加法计数器电路。  6.3.1 数码寄存器 （2）集成数码锁存器74LS373 6.3.2　移位寄存器 6.3.3 寄存器的应用实例 6.4.1　二进制计数器 分析过程:  (1) 写相关方程式。 时钟方程  CP0=CP1=CP2=CP↓  驱动方程：  J0=1 K0=1 (2) 求各个触发器的状态方程。JK触发器特性方程为  将对应驱动方程式分别代入JK触发器特性方程式， 进行化简变换可得状态方程： 表6.7 同步计数器的状态表 (3) 求出对应状态值。 列状态表如表6.7所示。画状态图如图6.18（a）所示， 画时序图如图5.18（b）所示。 图 6.18 同步计数器状态图(a) 状态图； (b) 时序图 (4） 归纳分析结果， 确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。从状态图可知随着CP脉冲的递增, 触发器输出Q2Q1Q0值是递减的, 且经过八个CP脉冲完成一个循环过程。  综上所述，此电路是同步三位二进制（或一位八进制）减法计数器。从图5.18（b）所示时序图可知：Q0端输出矩形信号的周期是输入CP信号的周期的两倍，所以Q0端输出信号的频率是输入CP信号频率的1/2，对应Q1端输出信号的频率是输入CP信号频率的1/4，因此N进制计数器同时也是一个N分频器，谓分频就是降低频率， N分频器输出信号频率是其输入信号频率的N分之一。  表6.8 同步二进制计数器的连接规律 (5). 同步二进制计数器的连接规律和特点 同步二进制计数器—般由JK触发器和门电路构成，有N个JK触发器，就是N位同步二进制计数器。具体的连接规律如表5.8所示。 6.4.2. 同步非二进制计数器 例 2分析图6.19 所示同步非二进制计数器的逻辑功能。  解 (1) 写相关方程式。 ① 时钟方程  CP0=CP1=CP2=CP↓ (2) 求各个触发器的状态方程： 表6.9 状态表 图6.20 同步计数器对应图形（a）状态图; （b） 时序图 ② 画状态图如图6.20（a）所示， 时序图如图6.20（b）所示。  (4) 归纳分析结果， 确定该时序电路的逻辑功能。从时钟方程可知该电路是同步时序电路。  从表6.9所示状态表可知： 计数器输出Q2Q1Q0本应有八种状态000～111。但根据特性方程分析可知，随着CP脉冲的递增, 触发器输出Q2Q1Q0会进入一个有效循环过程，此循环过程包括了五个有效输出状态，其余三个输出状态为无效状态，如图5.17（a）状态图所示，所以要检查该电路能否自启动。 检查的方法是：不论电路从哪一个状态开始工作，在CP脉冲作用下，触发器输出的状态都会进入有效循环圈内，此电路就能够自启动；反之，则此电路不能自启动。  综上所述，此电路是具有自启动功能的同步五进制加法计数器。  6.4.3 集成计数器介绍 集成计数器种类很多，有同步的，也有异步的。集成计数器功能比较完善，一般设有更多的附加功能，适用性强，使用也更方便。 1