第六篇 VHDL设计应用实例2.ppt

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2017-07-08 发布于湖北
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第六篇 VHDL设计应用实例2.ppt

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* * 例12 数字钟设计及显示设计要求： 1、具有时、分、秒，计数及数码管显示功能，以 24 小时循环计时。 2、具有清零，调节小时、分钟功能。实验系统箱中8位数码管的连接关系： 7seg[6..0] 选择信号 sel[2..0] 顶层设计文件：秒计数设计文件：秒计数设计文件（续）：秒计数设计文件（续）：分计数设计文件：分计数设计文件（续）：分计数设计文件（续）：小时计数设计文件：小时计数设计文件（续）：小时计数设计文件（续）：扫描 6选 1 多路器设计文件：扫描 6 选 1 多路器设计文件（续）：扫描 6 选 1 多路器设计文件（续）：七段显示译码设计文件：七段显示译码设计文件（续）：仿真结果（清零）：仿真结果（全程）：仿真结果（1小时处）：仿真结果（零点处）：具有小时、分钟调节功能的顶层设计图：分钟调节仿真结果：小时调节仿真结果：例13 信号发生器设计输出：递增斜波、递减斜波、三角波、递增阶梯波方式：PLD（FPGA）+ D/A 用PLD器件产生四种循环变化的数据量（8位）： 1. 0 ~ 255循环加法计数； 2. 255 ~ 0循环减法计数； 3. 0 ~ 255 ~ 0循环加减法计数； 4. 20H，40H，60，80H，A0H，C0H，E0H 八进制计数。 * * *