第6篇 大中规模集成电路的逻辑设计.ppt

上海大学计算机学院 第六章 采用中、大规模集成电路 的逻辑设计 本章的组成 二进制并行加法器 数值比较器 译码器 多路选择器 计数器 寄存器 只读存储器 可编程逻辑阵列 6.1 二进制并行加法器 四位二进制串行进位并行加法器 二进制并行加法器 超前进位(先行进位)二进制并行加法器 前面我们已经得到全加器的表达式为 令Gi=AiBi，称为进位产生函数，Pi=Ai Bi，称为进位传递函数。将其代入Si、Ci表达式中得递推公式： 二进制并行加法器 则得各位进位信号的逻辑表达式如下： 类似可得S0~S3的逻辑表达式，以S2为例： 综上，各位的进位和各位的和仅取决于Pi、Gi和C0，即仅取决于Ai、Bi和C0 全加器的应用 试用全加器构成二进制减法器。 解：利用“补码”的概念，即可将减法用加法来实现，下图即为全加器完成减法功能的电路。 全加器的应用 试用全加器完成二进制的乘法功能。 解：以两个两位二进制数相乘为例。乘法算式如下： 全加器的应用 全加器的应用 试用四位全加器构成一位8421BCD码的十进制加法电路。 解：两个 8421 码相加，其和仍应为8421 码，如不是 8421 码则结果错误。 全加器的应用 试采用四位全加器完成 8421BCD码到余 3 代码的转换。 解：由于 8421BCD码加 0011 即为余 3 代码，所以其转换电路就是一个加法电路。 全加器的应用 试采用四位加法器完成余3码到8421 BCD码的转换 解：因为对于同样一个十进制数，余3码比相应的8421BCD码多3，因此要实现余3码到8421 BCD码的转换，只需从余3码减去(0011)即可。由于0011各位变反后成为1100，再加1，即为1101，因此，减(0011)同加(1101)等效。所以，在四位加法器的A3~A0接上余3码的四位代码，B3、B2、B1、B0上接固定代码1101，就能实现转换。 全加器的应用 6.2 数值比较器 用来比较两个二进制数大小的逻辑电路,称为比较器。 四位数值比较器74LS85逻辑图 7485数值比较器功能表 数值比较器 比较器的扩展与应用 例：用7485构成7位二进制数并行比较器。 6.3 译码器 译码器是一种多输出组合逻辑电路，它能将n个输入变量变换成2n个输出函数，并且每个输出函数对应于n个输入变量的一个最小项。 常用的有2-4译码器、3-8译码器、4-16译码器等。 译码器 74138译码器引脚图和逻辑符号 译码器 逻辑电路图 译码器 74138译码器的真值表 译码器 当 时,由74138译码器的真值表可以得到如下输出逻辑表达式: 译码器的应用 用74138实现逻辑函数 译码器 两片74138译码器扩展为4线-16线译码器 6.4 多路选择器 多路选择器又称数据选择器(Multiplexer, 简称MUX)。它有n位地址输入、2n位数据输入、1位输出。每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关。 多路选择器 多路选择器逻辑图 多路选择器的应用 用四选一数据选择器实现如下逻辑函数：F=∑(0, 1, 5, 6, 7, 9, 10, 14, 15) 解：选地址A1A0变量为AB，则变量CD将反映在数据输入端。 6.5 计数器 计数器是一种对输入脉冲信号进行计数的时序逻辑部件。 计数器的分类 几个术语 计数器的模：计数器所能表示的状态的总数。 计数器的容量：计数器所能表示的最大数值。 分频：就是把脉冲串的频率由高分低，使输出信号的频率比输入信号的频率低。 计数器 四位二进制同步可逆计数器74LS193 逻辑符号及功能表 74LS193的应用 构成任意模计数器 模10加法计数器（P209 例6.9） 模12减法计数器（P210 例6.10） 模12加法计数器（P226 习题6.5） 非二进制计数器 N进制计数器又称模N计数器。 集成十进制计数器举例 （1）8421BCD码同步加法计数器74160 三、集成计数器的应用 ① 异步清零。 用74160组成48进制计数器。 组成分频器 前面提到，模N计数器进位输出端输出脉冲的频率是输入脉冲频率的1/N，因此可用模N计数器组成N分频器。 组成序列信号发生器 序列信号——在时钟脉冲作用下产生的一串周期性的二进制信号。 试用计数器74161和数据选择器设计一列发生器。 解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得电路如图6.3.31所示。 5．组成脉冲分配器 6.6 寄存器 寄存器是数字系统中用于存放数据或运算结果的逻辑部件。 逻辑符号