第三章 集成电路的制造工艺.ppt

第三章 集成电路的制造工艺 （1）集成电路设计人员虽然不需要直接参 与集成电路的工艺流程和掌握工艺的细 节，但了解集成电路制造工艺的基本原理 和过程，对于集成电路设计大有裨益。 （2）这些工艺可应用于各类半导体器件和 集成电路的制造过程。 代客户加工（代工）方式 芯片设计单位和工艺制造单位的分离。即芯片设计单位可以不拥有生产线而存在和发展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。 无生产线设计与代工方式的关系图 PDK文件 首先，代工单位将经过前期开发确定的一套工艺设计文件PDK（Pocess Design Kits)通过因特网传送给设计单位。 PDK文件包括：工艺电路模拟用的器件的SPICE参数，版图设计用的层次定义，设计规则，晶体管、电阻、电容等元件和通孔（VIA）、焊盘等基本结构的版图，与设计工具关联的设计规则检查（DRC）、参数提取（EXT）和版图电路对照（LVS）用的文件。 电路设计和电路仿真 设计单位根据研究项目提出的技术指标，在自己掌握的电路与系统知识的基础上，利用PDK提供的工艺数据和CAD/EDA工具，进行电路设计、电路仿真（或称模拟）和优化、版图设计、设计规则检查DRC、参数提取和版图电路图对照LVS，最终生成通常称之为GDS-Ⅱ格式的版图文件。 掩模与流片 代工单位根据设计单位提供的GDS-Ⅱ格式的版图数据，首先制作掩模（Mask），将版图数据定义的图形固化到铬板等材料的一套掩模上。 一张掩模一方面对应于版图设计中的一层的图形，另一方面对应于芯片制作中的一道或多道工艺。 在一张张掩模的参与下，工艺工程师完成芯片的流水式加工，将版图数据定义的图形最终有序的固化到芯片上。这一过程通常简称为“流片” 参数测试和性能评估 设计单位对芯片进行参数测试和性能评估。符合技术要求时，进入系统应用。从而完成一次集成电路设计、制造和测试与应用的全过程。 代工工艺 代工（Foundry）厂家 无锡上华（0.6/0.5 ?mCOS和4 ?mBiCMOS工艺) 上海先进半导体公司(1 ?mCOS工艺) 首钢NEC(1.2/0.18 ?mCOS工艺) 上海华虹NEC(0.35 ?mCOS工艺) 上海中芯国际(8英寸晶圆0.25/0.18 ?mCOS工艺) 境外代工厂家一览表 芯片工程与多项目晶圆计划 集成电路设计需要的知识范围 集成电路设计：门槛很高 系统知识：应用范围涉及面很广 电路知识：是核心知识（技术和经验） 工具知识：包括硬件描述语言和设计流程 工艺知识：微电子技术和版图设计经验 集成电路工艺简介 1、硅片检测 3、PWELL 注入 4、腐蚀SiO2 5、基氧 6、栅氧化 7、多晶沉积 8、涂光刻胶 9、光刻多晶一 10、刻蚀多晶一 11、去胶 12、多晶一氧化 13、N+区注入 14、BPSG淀积 15、BPSG流动 16、腐蚀接触孔 17、刻蚀接触孔 18、去胶 19、溅射铝 20、光刻铝 21、刻蚀铝 22、去胶 23、Si3N4钝化 24、合金，门检验，待PVM Process Flow P SUB 开引线孔采用先湿后干的两步工艺以利于 AL在孔内的台阶覆盖。 BPSG Si SiO2 PR Poly N+ 开引线孔采用先湿后干的两步工艺以利于 AL在孔内的台阶覆盖。 P SUB BPSG Si SiO2 PR Poly N+ 去胶工艺：干法去胶（1）+湿法去胶（2） P SUB BPSG Si SiO2 PR Poly N+ 采用 AlSiCu 溅射。 用作各晶体管之间的联线。 P SUB Al BPSG Si SiO2 PR Poly N+ 定义铝线区域。 P SUB Al BPSG Si SiO2 PR Poly N+ P SUB Al BPSG Si SiO2 PR Poly N+ 去胶工艺：干法去胶（2） P SUB Al BPSG Si SiO2 PR Poly N+ 作为器件的保护层。 P SUB Pad Al BPSG Si SiO2 PR Poly N+ 合金步骤是实现金属化的过程，对于器件的稳 定性有良好的促进作用。 合金步骤还助于消除在物理工艺过程中产生的 电离陷阱，积累电荷的因素。 Photo Resist Thermal Ox Nitride Epi Amorph. Si N Poly P Poly N+ Si P+ Si PTEOS TiSi2 BPSG W Ti TiN Oxide SiON N-Channel P-Channel HDP p-well n-well 100 P+Substrate (0.01-0.02?