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verilog与VHDL混编时ip核位宽不一致的问题
Verilog与VHDL混编时ip核的不一致问题版本记录表作者版本号日期修改内容王长友V1.00.a2015.08.20第一次创建问题描述：在verilog工程下调用VHDL工程下建立的IP核时，会出现ip核位宽不一致的问题。如上，ads62p49_init_mem 是在VHDL工程下建立的，其addra是8位；但是在verilog工程直接调用这个ip核，其addra是5位。综合时问题报错，将一个8位宽的信号送给了一个5位端口，但是打开ip核显示addra是8位。解决办法：上面遇到的问题是因为该IP核是以VHDL为参考语言建立的，为8位。而综合时是以verilog语言为参考的，为5位。所以为了解决这一问题，就让每个ip核都以同一种语言为参考建立及综合。如，在verilog工程中调用VHDL 的IP核时，可以将verilog工程的参考语言改为VHDL。修改方法如下图。
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