第6章时序逻辑电路3研究.ppt

* 异步计数器—— 优点：结构简单，用T 触发器构成二进制计数器可不附加任何其它电路； 缺点：进（错）位信号逐级传递，计数器速度受到限制，频率不能太高；在电路状态译码时也存在竞争－冒险现象。 一、异步计数器 * 优点：时钟CP同时触发计数器中的全部触发器，所以工作速度快，工作效率高； 缺点：电路结构相对复杂。 由4个JK触发器组成的4位同步二进制加法计数器的逻辑图 二、同步计数器 * 分析：对于最低位，在每加1时状态都会改变。 对于其他高位，例如第i位， 若低于i位的各位不全为1，则第i位维持原状态不变； 若低于i位的各位全都为1，则第i位状态必须改变(0?1 或 1?0)。 1 1 0 1 0 1 1 ＋ 1 1 1 0 1 1 0 0 第1位 第2位 第3位 第4位 实际应用中，同步计数器一般用J-K触发器改装成的T 触发器或T触发器组成。若用T-FF，则CP有效时，该翻转的FF输入控制端Ti=1, 不该翻转的Ti=0。 1、同步二进制加法计数器 * 由逻辑图知，各触发器的驱动方程分别为: J0=K0=T0=1 J1=K1=T1=Q0 J2=K2=T2=Q0Q1 J3=K3=T3=Q0Q1Q2 Ti=Q0·Q1·····Qi-1 * 4位同步二进制加法计数器的时序图 从以上例子可以看出，若CP的频率为f0，则Q0 ,Q1,Q2 ,Q3的频率可分别为 、 、 、 ，这说明计数器具有分频作用，也叫做分频器（Frequency Divider），相对于f0的频率而言，各级输出依次称为二分频、四分频、八分频、十六分频。 * 4位同步二进制加法计数器电路图 74161基本电路图 进位输出 * 4位同步二进制加法计数器电路的状态转换表 * 4位同步二进制加法计数器状态转换图和时序图 * 2、同步二进制减法计数器 4位同步二进制减法计数器电路图 1 1 0 1 1 0 0 － 1 1 1 0 1 0 1 1 第1位 第2位 第3位 第4位 分析：对于最低位，在每减1时状态都会改变。 对于第i位， 若低于i位的各位不全为0时，则第i位维持原状态不变； 若低于i位的各位全为0，则第i位状态必须改变(0?1 或 1?0)。 Ti=Q0·Q1·····Qi-1 * 3、同步二进制可逆计数器 4位同步二进制可逆计数器电路图 74LS191基本电路图 当S=1时，下边三个与非门被封锁，上面三个与非门被打开，进行加法计数； 当S=0时，下边三个与非门被打开，上面三个与非门被封锁，进行减法计数； * 以8421码同步十进制计数器为例进行分析： （从设计的角度来分析——） 4、同步十进制计数器 * 4、同步十进制计数器 * 以8421码同步十进制计数器为例进行分析： （从设计的角度来分析——） 8421码同步十进制计数器电路逻辑图 74160基本电路图 4、同步十进制计数器 进位输出 * 8421码同步十进制计数器电路的状态转换表 * 8421码同步十进制计数器状态转换图和时序图 * 本次授课内容 小结 一、异步时序逻辑电路的设计 步骤参考同步时序逻辑电路，关键是每个触发器时钟的选择，次态方程的化简要比同步时序逻辑电路复杂。注意无关项的运用。 计数器中能计到的最大数称为计数长度或计数容量， n位二进制计数器的计数容量为2n-1，而称计数器的状态总数N=2n 为计数器的模。 * 本次授课内容 小结 优点：结构简单，用T 触发器构成二进制计数器可不附加任何其它电路； 缺点：进（借）位信号逐级传递，计数器速度受到限制，频率不能太高；在电路状态译码时也存在竞争－冒险现象。 二、异步计数器—— 1、T’触发器构成的异步加法计数器; 2、T’触发器构成的异步减法计数器; 3、异步十进制计数器; * 本次授课内容 小结 三、同步计数器—— 优点：时钟CP同时触发计数器中的全部触发器，所以工作速度快，工作效率高； 缺点：电路结构相对复杂。 同步二进制加法计数器；74LS161 同步二进制减法计数器； 同步二进制可逆计数器； 74LS191 同步十进制加法计数器； 74LS160 * 本次课结束P354 作业： 6.4 人有了知识，就会具备各种分析能力， 明辨是非的能力。 所以我们要勤恳读书，广泛阅读， 古人说“书中自有黄金屋。 ”通过阅读科技书籍，我们能丰富知识， 培养逻辑思维能力； 通过阅读文学作品，我们能提高文学鉴赏水平， 培养文学情趣；