存储器扩展及编址(参考)分解.ppt

* 存储器与总线的连接: D7 ~ D0 CS A18 ~ A0 512K?8 D7 ~ D0 CS A18 ~ A0 512K?8 D15 ~ D8 D7 ~ D0 A19 ~ A1 A0 BHE 只访问偶存储体 BHE A0 = 1 0 读写一个低字节 存储体与总线的连接 DB D15~D8 D7~D0 奇存储体 A0 AB BHE A19~ A1 偶存储体 CS A19~A1 D7~D0 CS A19~A1 D7~D0 8086CPU访问(读或写)存储器由信号BHE和A0组合形成，见下表。 （重点） * 表 BHE和A0组合的对应操作 BHE A0 数据读/写格式 使用数据线 需要的总线周期 0 0 从偶地址读/写一个字 AD15~AD0 一个总线周期 1 0 从偶地址读/写一个字节 AD7~AD0 一个总线周期 0 1 从奇地址读/写一个字节 AD15~AD8 一个总线周期 01 10 从奇地址读/写一个字 先读/写字的低8位（在奇体中） 再读/写字的高8位（在偶体中） AD15~AD8 AD7~AD0 两个总线周期 * 2. 连接举例： 要求用4K×8的EPROM芯片2732，8K×8的RAM芯片6264，译码器74LS138构成8K字ROM和8K字RAM的存储器系统，如图4.25所示，系统配置为最小模式。 ROM芯片，8K字用4片2732芯片组成，片内用12根地址线A1~A12寻址。 RAM芯片，8K字用2片6264芯片组成，片内用13根地址线A1~A13寻址。 芯片选择由74LS138译码器输出Y0、Y1完成。74LS138译码器的输入端C，B，A分别连地址线A16~A14，A0、BHE用来作为偶体/奇体存储器的体选控制信号。由于ROM芯片容量为4K×8位，用A13和Y0输出进行二次译码，来选择两组ROM芯片，如图4.25所示。 （重点） * 存储器的地址范围为: 04000H~07FFFH 全0 ~ 全1 1 0 0 × × × 3#组 02000H~03FFFH 全0 ~ 全1 1 0 0 0 × × × 2#组 00000H~01FFFH 全0 ~ 全1 0 0 0 0 × × × 1#组 地址范围 A12……A1A0 A13 A14 A15 A16 A17 A18 A19 芯片 注：高位地址线A19、A18、A17未使用表示取0、1均可，此处用0代替，所以每块芯片将同时有23=8个重叠区。 Y7 ABC G2AG2B 74LS138 G1 Y0 Y1 ··· A13~A1 CE 6264 3# 偶体 CE 2732 2# 偶体 CE 2732 1# 偶体 CE 6264 3# 奇体 CE 2732 1# 奇体 CE 2732 2# 奇体 ABC G2AG2B 74LS138 G1 Y0 Y1 ··· Y7 WR RD RD RD A13~A1 A12~A1 A12~A1 A12~A1 A12~A1 WR RD RD RD D7~D0 D15~D8 8086 CPU与存储器连接的举例 A14 A15 A16 A0 M/IO A14 A15 A16 BHE A13 * * * * * * * * * * * * * * * * 武汉理工大学机电学院《机械系统计算机接口技术》教学课件 * 8088可工作于两种模式下： 最小模式 最大模式 最小模式为单处理器模式，控制信号较少，一般可不必接总线控制器。 最大模式为多处理器模式，控制信号较多，须通过总线控制器与总线相连。 * 最小模式下的连接示意图 8088 CPU ? ? 控制总线 数据总线 地址总线 地址 锁存 数据 收发 ALE 时钟发 生 器 MN/MX Vcc * * 最大模式下的连接示意图 8088 CPU 数据总线 地址总线 地址 锁存 数据 收发 ALE 时钟发 生 器 总 线 控制器 ? 控制总线 MN/MX * 2.5.4 8088系统总线 8086在最大模式下的典型配置 8086 CPU 时钟 发生器 (8284A) 8288 CLK DEN ALE MN / MX STB OE OE T IORC IOWC 数据总线 MRDC MWTC BHE 8282×3 8286×2 CLK READY RESET BHE S0 S1 S2 S0 S1 S2 DT/R A19～A0 D15～D