异步时序设计亚稳态的消除方法.pdf

第２７卷增刊 大地 测 量 与地 球 动 力 学 Ｖｏｌ．２７Ｓｕｐｐ． ２００７年１２月 ＪＯＵＲＮＡＬＯＦＧＥＯＤＥＳＹＡＮＤＧＥＯＤＹＮＡＭＩＣＳ 　 Ｄｅｃ．，２００７ 　　文章编号：１６７１５９４２（２００７）Ｓｕｐｐ．０１０３０３ 异步时序设计亚稳态的消除方法 １，２） １，２） １，２） １，２） 丁　炜 　廖成旺 　邓　涛 　谭耀银 ( １）中国地震局地震研究所，武汉　４３００７１ ) ２）地壳运动与地球观测实验室，武汉　４３００７１ 摘　要　提出一种基于异步比较法产生空满标志位，并利用锁存器实现标志位与时钟同步的ＦＩＦＯ，同时还给出 了相应的ＶｅｒｉｌｏｇＨＤＬ代码。该方法能提高时钟频率，节约版图面积。 关键词　异步先进先出电路　亚稳态　格雷码　ＶｅｒｉｌｏｇＨＤＬ　异步比较法 中图分类号：ＴＨ７６２．２　　　　文献标识码：Ａ ＭＥＴＨＯＤＳＦＯＲＡＶＯＩＤＩＮＧＭＥＴＡＳＴＡＢＩＬＩＴＹＯＦＡＳＹＮＣＨＲＯＮＩＺＡＴＩＯＮ １，２） １，２） １，２） １，２） ＤｉｎｇＷｅｉ ，ＬｉａｏＣｈｅｎｇｗａｎｇ ，ＤｅｎｇＴａｏ ａｎｄＴａｎＹａｏｙｉｎ ( １）ＩｎｓｔｉｔｕｔｅｏｆＳｅｉｓｍｏｌｏｇｙ，ＣＥＡ，Ｗｕｈａｎ　４３００７１) ２）ＣｒｕｓｔａｌＭｏｖｅｍｅｎｔＬａｂｏｒａｔｏｒｙ，Ｗｕｈａｎ　４３００７１ Ａｂｓｔｒａｃｔ　ＢａｓｅｄｏｎａｎｏｖｅｌａｓｙｎｃｈｒｏｎｏｕｓｃｏｍｐａｒｅｄｍｅｔｈｏｄｔｈｅｅｍｐｔｙｆｕｌｌｆｌａｇｓｏｆｔｈｅＦＩＦＯｗｅｒｅｇｅｎｅｒａｔｅｄ，ａ ｃｈｉｅｖｉｎｇｔｈｅｆｌａｇａｎｄｃｌｏｃｋｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｂｙｕｓｉｎｇｌａｔｃｈｅｓ．ＴｈｅｒｅｌａｔｅｄＶｅｒｉｌｏｇＨＤＬｃｏｄｅｓｗｅｒｅａｌｓｏｉｌｌｕｓｔｒａｔｅｄ． Ｋｅｙｗｏｒｄｓ：ａｓｙｎｃｈｒｏｎｏｕｓＦＩＦＯ（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔ），ｍｅｔａｓｔａｂｌｉｔｙ，ｇｒａｄｃｏｄｅ，ｖｅｒｉｌｏｇＨＤＬ，ａｓｙｎｃｈｒｏｎｏｕｓｃｏｍ ｐａｒｅｄ 计中欠考虑，会导致亚稳态（ｍｅｔａｓｔａｂｌｅ）的产生。每 １　前言 一个触发器都有其规定的建立（ｓｅｔｕｐ）和保持 在ＡＳＩＣ和ＦＰＧＡ的运用中，除了要考虑同步时 （ｈｏｌｄ）时间参数，在这个时间参数内，输入信号在 序的设计，即单时钟的设计外，还要更多地考虑多时 时钟的上升沿是不允许发生变化的。如果在信号的 钟设计，因此在设计模块和外围芯片的通讯中，跨时 建立时间中对其进行采样，由于晶体管内部电容器 钟域的情况屡见不鲜。在异步时序设计中，通过选 未能实时地充放电到正确的电平，得到的结果将是 择适当的设计方法和ＶｅｒｉｌｏｇＨＤＬ程序设计，可以解 不可预知的，即亚稳态（亚稳态是指触发器无法在 决由于异步时序产生的问题。本文将讨论几种设计 某个规定的时间段内到达一个可以确认的状态）。 方法和相关的ＶｅｒｉｌｏｇＨＤＬ程序。 当一个触发器进入亚稳态时，就无法预测该输出电 平，也无法预测何时输出才能稳定在某个电平上。 ２　异步时序设计 在这期间，触发器会输出一些中间电平，或者可能处 异步时序设计指的是在设计