第4篇 VHDL设计初步.pptVIP

EDA技术与VHDL 第4章 VHDL设计初步 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.1 多路选择器的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.2 简单时序电路的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.3 含有层次结构的VHDL描述 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 4.4 计数器设计 说明： （1）完成加1操作的纯组合电路加法器； （2）4位边沿触发的锁存器； （3）缓冲模式BUFFER并非某种特定端口结构，只是对端口某种特定工作方式的描述。 4.4 计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 1.两个独立的IF语句，第1个非完整条件语句，产生计数器时序电路；第2个IF语句产生组合逻辑电路。 2.程序功能 IF RST=‘1’ 则清零 IF RST=‘0’且CLK上升沿 则 IF EN=‘1’则IF CQI9 计数 IF CQI≧9 清零 IF EN=‘0’则 CQI保持（省略） 4.5 一般加法计数器设计 4.5 一般加法计数器设计 1、IF CQI9 THEN 构成比较器。 2、 IF RST = ‘1’ THEN CQI := (OTHERS =‘0’) 构成异步清零端。 3、 ELSE CQI := (OTHERS =‘0’)构成2选1多路选择器。 4、 EN = ‘1’ THEN构成2输入与门。 5、不完整条件语句与CQI := CQI + 1构成锁存器和加法器。 6、第2个IF语句构成了4输入的与门。 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.5 一般加法计数器设计 4.6 VHDL语句结构与语法小节 4.6 VHDL语句结构与语法小节 习 题 习 题 习 题 习 题 习 题 (1) LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY muxk IS PORT (a1,a2,a3 : IN STD_LOGIC ; s0,s1: IN STD_LOGIC ; outy : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF muxk IS COMPONENT mux21a PORT ( a, b : IN STD_LOGIC; s : IN STD_LOGIC; y : OUT STD_LOGIC); END COMPONENT; SIGNAL tmp : STD_LOGIC ; BEGIN u1:mux21a PORT MAP(