涟波进位加法器.PPT

* 閘階層模型 and, or, xor, not原始閘的四-值式邏輯真值表如表4-9所示。 * 閘階層模型 範例： output [0: 3] D; wire [7: 0] SUM; 1. 第一個敘述用四個位元0到3宣告輸出向量 。 2. 第二個敘述用八個位元數字7到0宣告一個接線 (wire) 向量SUM (注意：所列出的第一個 (最左) 數字總是向量的最高有效位元)。 * HDL範例4-1 2對4線解碼器的閘階層描述 * HDL範例4-2 ■ 4位元加法器：底部向上的層次化描述 * HDL範例4-2 (續) * 三態閘 ■ 敘述： gate name (output, input, control); * 三態閘 ■ 閘實例化的兩個例子： * 關鍵字wire和tri是nets資料類型的例子。nets表示在硬體元件之間的連接。在模擬時，它們的值是由連續指派敘述或它們所表示的裝置的輸出來決定。net這個字不是關鍵字，但是代表一類資料類型，例如wire, wor, wand, tri, supply1以及supply0。最常使用到的是wire宣告。事實上，若使用一個辨識元但不加以宣告，硬體語言便會將之指定成預設的wire。net wor模型是由wired-OR架構 (射極-耦合邏輯) 的硬體來實現。wand模型則可模擬wired-AND架構 (開集極技術，見圖3-28)。supply1及supply0兩種nets分別代表電源供應及接地。它們用於將一裝置輸入硬體接線至1或0。 * 資料流程模型 ■ Verilog HDL運算子 範例： assign Y = (A S) | (B ~S) * HDL範例4-3 ? 一個2對4線解碼器的資料流程描述：HDL範例4-3 * HDL範例4-4 ? 4位元加法器的資料流程描述：HDL範例4-4 * HDL範例4-5 ? 4位元大小比較器的資料流程描述：HDL範例4-5 * HDL範例4-6 ? 使用條件式運算子之2對1線多工器的描述：HDL範例4-6 ? 條件式運算子(?:) Condition ? True-expression : false-expression 範例：連續指定 assign OUT = select ? A : B * 動作模型 ? if statement: if (select) OUT = A; ? 2對1線多工器的動作描述：HDL範例4-7 HDL範例4-7 * HDL範例4-8 ? 4對1線多工器的動作描述：HDL範例4-8 * 撰寫一個簡單的測試平台 ? initial block 3位元真值表 * 撰寫一個簡單的測試平台 ? 一個模擬的模組是具有下列的形式： * 撰寫一個簡單的測試平台 ? 對於模擬時經由initial及always方塊所產生的響應，將會以波形 (時序圖) 的方式出現在模擬器的圖形輸出設備上。利用Verilog system tasks也可能顯示出數字的輸出。這些是經由辨識從關鍵字符號 $ 開始的系統功能來建立。 * 撰寫一個簡單的測試平台 ? 模擬以及設計模組之間的交互作用： * ? $display, $write以及 $monitor語法的形式為： 範例： 範例： * HDL範例4-9 ? 模擬模組 * HDL範例4-9(續) * HDL範例4-10 ? 全加法器的閘階層描述：HDL範例4-10所示 * HDL範例4-10 (續) * BCD加法器：真值表 進 行 修 正 * 若和 9 ，則需進行修正 C = 1 K = 1 Z8Z4 = 1 Z8Z2 = 1 修正方式：+6 (=01102) C = K +Z8Z4 + Z8Z2 十進位加法器 布林代數: * 方塊圖 輸出進位 k=0?2進位和不加值 輸出進位 k=1?2進位和加0110 * 二進位乘法器 部分乘積 – AND 運算實現 (A0=1,B0=1) (Half-Adder: 兩個1位元相加) 進位 被乘數 乘數 * 4位元乘上3位元的二進數乘法器 General rule: J個乘數位元(A[J-1:0] 及K個被乘數位元(B[K-1:0] ?(J x K)個AND閘+ (J-1)個K位元的加法器 ?J+K位元的乘積 * 大小比較器 兩個數字的比較是決定一個數字是否大於、小於，或者等於另一個數字的運算。 輸出： AB, A=B, AB 二進制大小比較器設計方法 真值表 2個n位元的比較器?22n 元素輸入∴ 當n很大時，很繁雜！ 比較器電路具有一定量的規律性。 簡化設計的工作 減少人力浪費 演算法 * 所謂演算法就是指定一組有限的步驟的程序，若是跟著步驟，則可以給出一個問題的解決辦法。 -邏輯 A