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沈阳理工大学试卷参考答案及评分标准 （2011 -2012 学年第 一 学期） 课程名称 EDA技术 考试班级 09030304 命题教师 王红、宋勤、胡玉兰 答 案 [A或B] A 考核形式[开、闭] 闭 考试类型[考查、考试] 考试 2011年11月18 日 第一大题单项选择题（每小题2分 共20分） CCBBB CDDDD 第二大题EDA名词解释，写出下列缩写的中文含义（10 1．CPLD：复杂可编程逻辑器件 2．ASIC：专用集成电路 3．FPGA：现场可编程门阵列 4．EDA：电子设计自动化 5．ISP：在系统编程 第三大题 程序填空题（20分） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt10 is port( clk,rst,en,updown: in std_logic; cq: out std_logic_vector(3 downto 0)); end cnt10; architecture behave of cnt10 is begin process(clk,rst,en,updown) variable cqi:std_logic_vector(3 downto 0); begin if rst=1 then cqi:=(others=0); --计数器异步复位 elsif (clkevent and clk = 1) then if en=1then --检测是否允许计数（同步使能） if updown=0then if cqi9 then cqi:=cqi+1; --允许计数,检测是否小于9 else cqi:=(others=0); --大于9，计数值清零 end if; else if cqi0 then cqi:=cqi-1; --检测是否大于0 else cqi:=(others=1); ---否则，计数值置1 end if; end if; end if; end if; cq=cqi; --将计数值向端口输出 end process; end behave; 第四大题 程序注解（20分,每空1分） ① 2选1选择器 library ieee; 定义元件库 use ieee.std_logic_1164.all; 使用ieee库中的程序包 ENTITY aa1 is 定义实体 port(a,b,s:in bit; a，b，s为输入端口，数据类型bit end aa1; 实体描述结束 architecture one of aa1 is 定义结构体 y=a when s=0 else b; 当S=0时 y=a，否则等b end one; 结构体描述结束 ②锁存器描述 signal s1 : bit ; 定义信号s1 begin 结构体描述开始 process (clk，d) 进程语句 begin if (clk = ‘1’) 判断高电平 then 不完整条件语句 s1 = d; d向信号赋值