实验三十三键盘控制电路.docVIP

实验三十三、键盘控制电路设计 实验目的 学习键盘扫描电路的工作原理 实验内容 设计一个4 x 4键盘接口控制电路 实验仪器 ZY11EDA13BE型实验箱通用编程模块，配置模块、时钟源模块，开关按键模块，4 x 4键盘模块，LED显示模块，数码管显示模块。 实验原理 键盘是应用数字系统重要的人机接口，主要完成向处理器输入数据、传送指令等功能，是人工控制电子系统运行的重要手段。本实验介绍简单的键盘工作原理，键盘按键的识别过程以及键盘与CPLD/FPGA的接口。 键盘实质上是一个按键开关的结合，如下图所示，通常按键所用的开关为机械弹性开关，利用了机械触点的合、断作用。由于机械触点的弹性作用，一个按键开关在闭合时不会马上稳定的接通，在断开时也不会马上断开，因而在闭合及断开的瞬间均伴随有一连串的抖动，抖动时间的长短由按键的机械特性决定，一般为5-10ms，这是一个重要的时间参数，在很多场合都要用到。 按键闭合稳定期的长短是由操作人员的按键动作决定的，一般为十分之几秒到几秒的时间，这个时间参数可以作为一般的参考，另外按键的闭合与否，反映在电压上就是呈现出高电平或者低电平，如果低电平表示断开的话，那么高电平表示闭合，所以通过电平的高低状态的检测，便可以确认按键按下与否，键盘控制电路的顶层原理图如下所示： 扫描模块的VHDL程序如下所示： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity saomiao is port( enable:in std_logic; clk:in std_logic; qout:out std_logic_vector(3 downto 0)); end; architecture a of saomiao is signal qout1:integer range 0 to 3; signal qout2:std_logic_vector(3 downto 0); begin P1:process(clk) begin if(clkevent and clk=1) then qout1=qout1+1; if qout1=3 then qout1=0; end if; end if; end process; P2:process(enable) begin if(enable=0)then qout2=qout2; else case qout1 is when 0=qout2=0001; when 1=qout2=0010; when 2=qout2=0100; when 3=qout2=1000; end case; end if; end process; qout=qout2; end; 译码模块的VHDL程序如下所示： library ieee; use ieee.std_logic_1164.all; entity yima is port( in0,in1,in2,in3,in4,in5,in6,in7:in std_logic; q:out std_logic_vector(7 downto 0)); end; architecture a of yima is begin process(in0,in1,in2,in3,in4,in5,in6,in7) begin if in0=1 and in4=1 then q elsif in0=1 and in5=1 then q elsif in0=1 and in6=1 then q elsif in0=1 and in7=1 then q elsif in1=1 and in4=1 then q elsif in1=1 and in5=1 then q elsif in1=1 and in6=1 then q elsif in1=1 and in7=1 then q elsif in2=1 and in4=1 then q elsif in2=1 and in5=1 then q elsif in2=1 and in6=1 then q elsif in2=1 and in7=1 then q elsif in3=1 and in4=1 then q elsif in3=1 and in5=1 then q elsif in3=