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三、边沿触发器逻辑功能表示方法间的转换 1.特性表 ? 卡诺图、特性方程、状态图和时序图 Qn+1 Qn J K 0 1 00 01 11 10 翻转 Q n 1 1 置1 1 1 0 置0 0 0 1 保持 Q n 0 0 功能 Q n+1 J K 0 1 0 0 1 1 1 0 0 1 0? / 1? / ? 0 / ? 1 / (1) 特性表 ? 卡诺图、状态图 (2) 特性表 ? 特性方程 向时序图的转换(略) 2. 状态图 ? 特性表、卡诺图、特性方程和时序图 0 1 0? / 1? / ? 0 / ? 1 / 00/ 01/ 10 / 11 / 00/ 10/ 01 / 11 / Q n Q n+1 J K Qn+1 Qn JK 0 1 00 01 11 10 0 0 0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 0 0 0 0 1 1 0 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 0 状态图 ? 时序图 [例 4.3.1] 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。 CP J K 0 1 00/ 01/ 10 / 11 / 01 / 11 / 00/ 10/ 1 0 0 1 1 1 0 0 0 0 Q 0 1 0 0 1 1 4.4 触发器的电气特性 4.4.1 静态特性 一、CMOS 触发器 由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。 二、TTL 触发器 与 TTL 反相器相同，不赘述。 4.4.2 动态特性 一、输入信号的建立时间和保持时间 1. 建立时间 tset 指要求触发器输入信号 先于 CP 信号的时间。 2. 保持时间 th 指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。 边沿 D 触发器的 tset 和 th 均在 10 ns 左右。 CP D 0 1 0 1 0 1 ≥ ≥ ≥ ≥ 二、时钟触发器的传输延迟时间 指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态改变所经历的时间。 1. tPHL 为输出端由高电平变为低电平的传输延迟时间。 TTL 边沿 D 触发器7474， tPHL ≥ 40 ns。 2. tPLH 为输出端由低电平变为高电平的传输延迟时间。 7474， ≤ 25 ns。 三、时钟触发器的最高时钟频率 fmax 由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。 7474， fmax ≥ 15 MHz。 第四章 小 结 一、触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性： 1. 有两个稳定的状态（0 状态和 1 状态）。 2. 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。 因此，触发器具有记忆功能，常用来保存二进制信息。 二、触发器的逻辑功能 指触发器输出的次态 Qn+1 与输出的现态 Qn 及输入 信号之间的逻辑关系。触发器逻辑功能的描述方法主要 有特性表、卡诺图、特性方程、状态转换图和波形图 （时序图）。 二、触发器的分类 1. 根据电路结构不同，触发器可分为 （1）基本触发器：输入信号电平直接控制。 特性方程 （2）同步触发器：时钟电平直接控制。 特性方程 同步 RS 触发器 CP = 1（或 0）时有效 同步 D 触发器 （约束条件） 二、触发器的分类 1. 根据电路结构不同，触发器可分为 （3）主从触发器：主从控制脉冲触发。 CP 下降沿（或上升沿）到来时有效 特性方程 主从 RS 触发器 主从 JK 触发器 （4）边沿触发器：时钟边沿控制。 CP上升沿（或下降沿）时刻有效 特性方程 边沿 D 触发器 边沿 JK 触发器 2. 根据逻辑功能不同，时钟触发器可分为 二、触发器的分类 （1）RS 触发器 （约束条件） （3）D 触发器 （4）T 触发器 （5）T’ 触发器 利用特性方程可实现不同功能触发器间逻辑功能的相互转换。 （2）JK 触发器 [练习] 在图中所示的 CC4013 边沿 D 触发器中，CP、D、SD、RD的波形见图，试画出 Q、Q 的波形。 [解] Q Q CP C1 1D D S SD R RD SD、RD — 异步置位（置1）、复位（置0