用VHDL语言实现的单稳态电路.pdfVIP

2002中国控制 与决策学术年会论 文集 用VHDL语言实现的单稳态电路 任孟阳，李景华 (东北大学信息科学与工程学院，辽宁沈阳li0oo4) 摘 要:介绍一种用VHDL语言实现的单称态电路的程序，给出了浑程序清单和程序的详细说 明，然后又给出了实现可重触发功能的方法，并提供了相应的功能仿真波形. 关扭词:VHDL语言下单称态;可重触发;FPGA器件 1 引 言 在数字电路设计中，单稳态电路是一种常用电路，通常使用?4LS123或CD4538等单稳态 集成电路来实现。这些专用单稳态集成电路的优点是使用简单、方便，但缺点也较多。由于其 使用电容、电阻作为定时元件，一方面使输出宽脉冲信号的宽度不是很准确，温度稳定性也较 差;另一方面不能在高密度的可编程逻辑器件((CPLD,FPGA等)中实现，因为这将会造成在 以大规模可编程逻辑器件为主的设计中，元器件数量增加，同时既增加了成本，又降低了可靠 性。为克服以上缺点，可以用逻辑电路来搭建纯数字化的单稳态电路，通常使用D触发器和计 数器构成的时序电路来实现。这样虽然解决了上述间题，但其电路构成复杂，对缺少经验的设 计者来说很难理解 因此，对于从事数字电路设计工作的人员来说，对单稳态电路的设计和调 试是相对较难的工作。 VHDL语言是一种高级硬件描述语言，采用行为描述方式的VHDL程序，易于理解和修 改，并且几乎被大多数EDA和可编程逻辑器件的厂商所支持。本文设计了一种用VHDL语言 实现的单稳态电路，下面就对其作详细介绍。 2 单次触发的单稳态电路的VHDL程序 单次触发的单稳态电路是最基本的单稳态电路。它被触发后，在设定的延时时间T内(在 这里即输出端4为 1‘’时)，触发端将被屏蔽，直到电路回到稳态(即输出端9为0‘)，才能进行 下一次触发. 源程序如下(程序1): libraryIEEE; useIEEE.STD-LOGIC-1164.ALL; useIEEE.STD-LOGIC-UNSIGNED.ALL; entityMST is Port( clk:instdlogic; tr:instd-logic; 953 c1r:instd-logic; q:bufferstd-logic ); endMST; architectureBehv.BasofMST is signalq-tf:std-logic; signalcnt:stdlogic_vector(2downto0); begin TRIGGER:process(clr,q.tf,tr) begin ifclr=Iorq-tf= `1then q= 0a; elsiftrEVENTandtr= `Ithen q， ,I; endif; endprocess; COUNT :process(clk,q) begin ifq二 0‘then cnt一 (others= `0); q-tf二 0‘; elsifclkEVENTandelk= 1then ifcot二 7then q-tf= `1; endif; cnt= cut+ 1; endif; endprocess; endBehv_Bas; clr为异步清零输人端口，elk为单稳延时计数器的时钟输人端 为单稳态电路的输出端口，q-tf为在两个进程中传递状态的中间 ttrvJQf(#nmv$ina}RAtmQF-q: 信号，cnt为控制输出脉冲宽度的计数信号。 整个程序使用了两个proce