SZU－TI DSPs Lab 225 系数对称FIR滤波器实现C54x要点 - Read.PPT

数字信号处理器 Digital Signal Processor第七部分 TMS320C54x的软硬件设计 纪震博士Dr.Ji Zhen Shenzhen Univ.-Texas Instruments DSPs Lab 2003.01 1.1 C54x与存储器及外围设备接口 1.2 对外部存储器存取时间的要求 1.3 C54x与慢速器件接口 若DSP芯片的机器周期为25ns，CPU运行速度为40MIPS，则要求外部器件的存取时间小于15ns 如果外部存储器的存取时间ta超过15ns,就应当通过软件或硬件的方法插入等待周期 1.4 等待状态与ta的关系 外部器件的存取时间ta 插入等待状态数 ta≤15ns 0 15nsta≤40ns 1 40nsta≤65ns 2 65nsta≤90ns 3 90nsta≤115ns 4 115nsta≤140ns 5 注：假设’C54x的机器周期为25ns。 1.5 软件等待状态 软件等待状态寄存器（SWWSR） 可以通过指令分别插入0~7个软件等待状态： STM #349BH ,SWWSR ;0 011 010 010 011 011 复位时，SWWSR=7FFFh，各空间均插入7个T 当插入2 ~ 7个T，执行到最后一个T时，MSC信号变成低电平 当要求插入7个以上T时，必须附加插入硬件等待状态 1.6 系统接口举例 1.7 附加硬件等待周期分析 1、 下列情况下，需要插入硬件等待周期： 要求插入7个以上T 在一个存储区（高区、低区）中有两种以上的存取速度 2、 C54x通过READY和MSC引脚插入硬件等待周期 READY=1，表示外部器件已准备就绪 READY=0，表示外部器件未准备好，CPU自动插入一个等待状态。注意：如果软件等待0或1个等待周期，CPU不检测READY信号 当软件等待2~7个周期，且执行到最后一个软件等待周期时，MSC变成低电平，表示几个软件等待周期已经结束，如果需要可以再插入外部等待状态。即MSC变成低电平后，CPU才采样READY信号 1.7 附加硬件等待周期分析结论 1、 硬件等待周期是在2~7个软件等待周期基础上插入的。 2、 硬件等待周期是利用READY、 MSC以及外部电路产生的。 3、 如果所有外部器件均不插等待周期，或仅插入1个T,则将READY引脚接固定高电平。 4 、当只插入2~7个软件等待周期时，引脚MSC 与READY相连。 5 、当需要同时插入软件和硬件等待周期时，就要附加硬件电路 1.8 混合等待周期举例 1.8 设定软件等待状态 STM #1278h, SWWSR ;0 001 001 001 111 000 (系统中没有的存储区，设定等待状态为0或1。以防止引脚受干扰引出问题。) 2.1 FIR滤波器的C54x实现 数字滤波是DSP的最基本的应用领域 数字滤波器：FIR滤波器和IIR滤波器 DSP芯片执行数字滤波算法的能力反映了此类芯片功能的强弱 2.1.1 FIR滤波器的横截型结构 2.1.2 FIR滤波器算法分析 2.1.3 用线性缓冲区实现Z-1 对于N级FIR滤波器，在数据存储器中开辟一个N个单元的线性缓冲区，存放最新的N个输入样本； 每读一个样本后，将此样本向下移位，读完最后一个样本后，输入最新样本至缓冲区的顶部； 线性缓冲区举例，N=6:（见下页） 延迟操作的指令：DELAY, LTD, MACD； 延迟操作只能在DARAM中进行。 2.1.3 用线性缓冲区实现Z-1 2.1.4 用循环缓冲区实现Z-1 滑窗式缓冲区，存放N个最新的样本。 每次输入新样本时，以新样本改写最老的样本，滑窗中的数据不需要移动 循环缓冲区首尾相连 利用片内BK（循环缓冲区长度）寄存器对滑窗寻址 循环缓冲区举例，N=6： 2.1.4 用循环缓冲区实现Z-1 2.1.5 两种实现Z-1方法的比较 2.1.6 循环缓冲区如何实现首尾相连？ 利用BK寄存器，按间接寻址，就可实现首尾相连。 例如： …… *ARx+0% ；寻址后修正ARx，ARx = circ ( ARx+AR0 ) 假设FIR滤波为N级，BK=N，AR1=0060H，AR0=1 第一次寻址0060H后，AR1指向0061H 第六次寻址0065H后，AR1指向0066H，按BK取模后，AR1=0060H （若AR0＝－1，反方向寻址，也能首尾相连） 2.1.7 对设置循环缓冲区的要求 循环缓冲区的长度必须是2kN, k为整数 若N=6，则循环缓冲区长度必须为8 循环缓冲区的起始地址必须对准2k的边界 例如N=32(25)，循环缓冲区的边界必须对准比