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目录 1 引言 2 2 信号发生器设计的总体方案 3 2.1 信号发生器的原理 3 2.2 EDA技术 5 2.3 Verilog HDL的设计流程 9 2.4 EDA工具 9 2.5 基于FPGA的设计原理 11 3 信号发生器的硬件电路设计 15 3.1 实现三种波形（正弦波、方波和锯齿波）的算法 15 3.2 系统设计与实现 16 4 信号发生器的软件设计 20 4.1 程序的流程图 20 4.2 各个功能模块的Verilog程序实现 20 5 系统测试及结果分析 25 5.1 系统测试 25 5.2 信号发生器的输出信号频谱特性分析 28 5.3 设计中的几个难点及解决办法 32 5.4 设计中的不足之处及改进办法 33 结 论 34 致 谢 35 参考文献 36 附件A 36 1 引言 信号发生器作为一种基本电子设备，无论是在教学、科研还是在部队技术保障中，都有着广泛的使用。信号发生器作为一种通用电子测试仪器是军队进行科技战争不可缺少的一种测试仪器。因此，从理论到工程对信号的发生进行深入研究，不论是从教学科研角度，还是从部队技术保障服务角度出发都有着积极的意义。随着科学技术的发展和测量技术的进步，对信号发生器的要求越来越高，普通的信号发生器已无法满足目标高、频率切换速度快、切换相位连续、输出信号噪声低、可编程、全数字化易于集成、体积小、重量轻等优点。 1971年，美国学者J.Tierney等人撰写的“A Digital Frequency Synthesizer”一文首次提出了以全数字技术，从相位概念出发直接合成所需波形的一种新合成原理。限于当时的技术和器件产能，它的性能指标尚不能与已有的技术盯比，故未受到重视。近几年间，随着微电子技术的迅速发展，直接数字频率合成器(Direct Digital Frequency Synthesis简称DDS或DDFS)得到了飞速的发展，它以有别于其它频率合成方法的优越性能和特点成为现代频率合成技术中的佼佼者。具体体现在相对带宽、频率转换时间短、频率分辨率高、输出相位连续、可产生宽带正交信号及其他多种调制信号、可编程和全数字化、控制灵活方便等方面，并具有极高的性价比。 根据DDS的特点，将其应用于信号发生器，可以大大提高信号发生器的分辨率，而且可以有效的降低成本、缩小体积。 本设计用硬件描述语言Verilog来编程，用Altera公司的开发平台QUARTUSⅡ6.0来仿真，最后下载到StratixⅡ系列的EP2S60器件中进行验证。 本设计第二部分说明了信号发生器的功能框图，并进行了简要的说明。另外，本设计还说明了EDA设计的基本方法、Verilog HDL设计的流程和EDA工具等。在硬件电路设计部分，主要说明了信号发生器的原理图、各个功能模块的硬件实现方法。第四部分主要说明了各功能模块的Verilog 实现，并给出了关键的功能模块的代码。最后，对本设计进行了系统测试和结果分析，并对输出波形进行了误差分析。 2 信号发生器设计的总体方案 2.1 信号发生器的原理 本设计是基于直接数字频率合成器(Direct Digital Synthesizer)原理的信号发生器。它是从相位概念出发直接合成所需波形的一种频率合成技术。一个信号发生器由相位累加器、加法器、波形选择器、波形存储ROM、D/A转换器和低通滤波器(LPF)构成。信号发生器的原理框图如图2.1所示。　 图2.1 信号发生器的原理图 其中为频率控制字、为相位控制字、为波形控制字、为参考时钟频率，为相位累加器的字长，为ROM数据位及D/A转换器的字长。相位累加器在时钟的控制下以步长作累加，输出的位二进制码与相位控制字、波形控制字相加后作为波形ROM的地址，对波形ROM进行寻址，波形ROM输出位的隔度码经D/A转换器变成阶梯波，再经过低通滤波器平滑后就可以得到合成的信号波形。合成的信号波形形状取决于波形ROM中存放的幅度码，因此用信号发生器可以产生任意波形。 2.1.1 频率预置与调节电路 被称为频率控制字，也叫相位增量。信号发生器的输出频率为：，为时钟频率。当时，信号发生器的输出最低频率（也即频率分辨率）为而信号发生器的最大输出频率由Nyquist采样定理决定，即，也就是说的最大值为。因此，只要足够大，信号发生器可以得到很细的频率间隔。要改变信号发生器的输出频率，只要改变频率控制字即可。 2.1.2 累加器 相位累加器由位加法器与位寄存器级联构成。每来一个时钟脉冲，加法器将频率控制字与寄存器输出的累加相位数据相加，再把相加后的结果送至寄存器的数据输入端。寄存器