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微机原理及接口技术 第5章 存储技术 5.3 动态随机读写存储器及接口设计 * SRAM 与 DRAM 5.3 DRAM 5.3.1 简单异步DRAM SRAM基本存储单元为一个RS触发器 → 状态稳定由6个MOS管构成 → 集成度↓、成本↑由于工艺上的问题，容量不大：128K×8bit 12ns DRAM由一个MOS管（位于栅极上的分布电容）构成→ 容量更大，比如：64M×1，1Gb 优点：集成度高，功耗低，单位容量价格低 缺点：速度慢，需要刷新，连接复杂 * 典型DRAM芯片 Intel 2164A 5.3 DRAM 5.3.1 简单异步DRAM 引线 地址线复用：利用A0～A7分两次输入 → 先输入行地址，再输入列地址RAS：行地址选通，兼作片选CAS：列地址选通，兼作数据输出允许 WE：写允许。 0：写；1：读 DIN：数据输入DOUT：数据输出 DRAM容量大，若所有地址线引出芯片外形过大 1：DOUT 高阻 0：DOUT 输出数据 * DRAM工作过程 5.3 DRAM 5.3.1 简单异步DRAM 1）读出数据 读操作 P171，图 5.32 给行地址 RAS 给列地址 CAS 保持WE=1，CAS低期间数据输出并保持 * DRAM工作过程 5.3 DRAM 5.3.1 简单异步DRAM 1）读出数据 RAS CAS WE 行地址 列地址 DOUT 读出数据 ① ② ③ ④ A0～A7 * DRAM工作过程 5.3 DRAM 5.3.1 简单异步DRAM 2）写入数据 P172，图 5.33：提前写 给行地址 RAS WE ，DIN给写入数据 给列地址 CAS WE RAS、CAS ，撤数据 读变写操作 WE变为低电平是在CAS有效之前 * DRAM工作过程 5.3 DRAM 5.3.1 简单异步DRAM 2）写入数据 RAS CAS WE DIN 行地址 列地址 有效写入数据 提前写 A0～A7 * DRAM工作过程 5.3 DRAM 5.3.1 简单异步DRAM 3）刷新 DRAM必须每隔 2～4ms 刷新一次（因为信息存储在电容中）将DRAM所存放的每一bit信息读出并照原样写入原单元的过程。 刷新由DRAM内部特殊电路来实现，结合外部刷新时序（P172，图5.34），完成整个存储体的刷新。 　　刷新过程是：每次送出行地址加到芯片上去，利用RAS有效将行地址锁存于芯片内部，这时CAS保持无效(高电平)，这样就可以对这一行的所有列单元进行同时刷新。每次送出不同的行地址，顺序进行，则可以刷新所有行的存储单元。也就是说行地址循环一遍，则可将整个芯片的所有地址单元刷新一遍。只要保证在芯片所要求的刷新时间内(2～4 ms)刷新一遍，也就达到定期刷新的目的。刷新波形如图5.34所示。 图5.34 DRAM2164的刷新波形 逐行刷新 * 5.3 DRAM 5.3.1 简单异步DRAM 集成DRAM控制器 用小规模集成电路＋定时器 ＋ DMA控制器 3.DRAM连接接口设计 * DRAM在硬件连接设计中必须按图5.34产生RAS、CAS以及地址复用控制信号，保证DRAM能正确地读/写。同时，必须产生一系列的刷新控制信号，能对DRAM进行刷新，而且刷新过程中不允许CPU对DRAM进行读写操作。 因此，DRAM的连接接口要比SRAM复杂的多。 1）行、列控制信号的形成 * MEMW、MEMR 有 效 数 据 A15～A0 RASx 允许 AddrSel CASx 允许 D7～D0 100ns 60ns ① 送行地址 （A7～A0） ② ③ 送列地址 （A15～A8） ④ 1：CPU正常工作 0：DMA DACK0 信号 * 2）DRAM的读/写 图5.40、图5.41：DRAM控制电路的一种实现方法 * DACK＝“0” CASx＝“1” RASx 由 控制 读“行地址”，刷新一行。 3）DRAM的刷新 图5.40、图5.41：DRAM控制电路的一种实现方法 * 4） 关于使用DRAM的建议 在设计构成微机系统(如嵌入式系统)时，能不用DRAM时尽量不用，可用SRAM代替DRAM，尤其是当构成的内存不是很大时，SRAM的价格是可以接受的。 采用系统集成的方式，用已经做好的产品。例如，购买PC主板或直接购买PC。产品供应商已做好了一切，无需考虑DRAM如何读/写、如