MCS512存储器题库.pptVIP

CPU总线的负载能力 通常CPU总线的负载能力是一个TTL器件或20个MOS器件。 一般小型系统中，CPU可直接与存储器芯片相连。而在较大系统中，当总线负载数超过限定时应当加接驱动器。 地址线、控制线时是单向的，故采用单向驱动器，如74LS244等，而数据线是双向传动的，故采用双向驱动器，如74LS245等。 存储器与CPU之间的时序配合 选用存储芯片时，必须考虑它的存取速度和CPU速度的匹配问题，即时序配合。 为了使CPU能与不同速度的存储器相连接，一种常用的方法是使用“等待请求”信号。该方法是在CPU设计时设置一条“等待请求”输入线。 若与CPU连接的存储器速度较慢，使CPU在规定的的读/写周期内不能完成读/写操作，则在CPU执行访问存储器指令时，由等待信号发生器向CPU发出“等待请求”信号，使CPU在正常的读/写周期之外再插入一个或几个等待周期Tw，以便通过改变指令的时钟周期数使系统速度变慢，从而达到与慢速存储器匹配的目的。 存储芯片的选用和地址分配 存储芯片类型和芯片型号的选择因素 存放对象 存储容量 存取速度 存储器与地址总线的连接 存储器与地址总线的连接，本质上就是在地址分配的基础上实现地址译码，保证CPU能对存储器中所有单元正确寻址。 包括两方面内容：一是高位地址线译码，用以选择存储芯片；二是低位地址线连接，用以通过片内地址译码器选择存储单元。 地址译码方法 全译码法 部分译码法 线选法 全译码法 全译码法是指将地址总线中除片内地址以外的全部高位地址接到译码器的输入端参与译码。 采用全译码法，每个存储单元的地址都是唯一的，不存在地址重叠，但译码电路较复杂，连线也较多。 全译码法可以提供对全部存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的令其空闲，以便需要时扩充。 全译码法-例 设CPU寻址空间为64KB（地址总线为16位），存储器由8片容量为8KB的芯片构成。 部分译码法 部分译码法是将高位地址线中的一部分（而不是全部）进行译码，产生片选信号。 该方法常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。 采用部分译码法时，由于未参加译码的高位地址与存储器地址无关，因此存在地址重叠问题。 当选用不同的高位地址线进行部分译码时，其译码对应的地址空间不同。 部分译码法-例 CPU地址总线为16位，存储器由4片容量为8KB的芯片构成时，采用部分译码法寻址32KB。 线选法 线选法是指高位地址线不经过译码，直接作为存储芯片的片选信号。 每根高位地址线接一块芯片，用低位地址线实现片内寻址。 线选法的优点是结构简单，缺点是地址空间浪费大，整个存储器地址空间不连续，而且由于部分地址线未参加译码，还会出现地址重叠。 线选法-例 假定某微机系统的存储容量为8KB，CPU寻址空间为64KB（即地址总线为16位），所用芯片容量为2KB（即片内地址为11位）。 存储器与控制总线、数据总线的连接 存储器与控制总线的连接 存储器与数据总线的连接 存储器与控制总线的连接 与控制总线有关的外部接口信号线有：读写控制线，用于决定操作类型；行选通、列选通信号线（仅对DRAM芯片），用于控制DRAM的行、列地址线输入和动态刷新。 对于工作速度与CPU大体相当的SRAM和各种ROM存储芯片，只需将存储芯片的读/写控制端直接连到CPU总线或系统总线的相应功能端即可。 如果存储芯片的工作速度比较慢，以至于不能在CPU的读写周期内完成读数、写数操作，那么CPU就需要在正常的读写周期之外再插入一个或几个等待周期，以实现读写时序的匹配与操作的同步。 至于DRAM芯片的读写控制线和行、列选通信号线，它们和地址线一起，均需由CPU总线或系统总线通过一个接口逻辑（DRAM控制器）来提供。 存储器与数据总线的连接 在微机中，无论字长是多少，一般每个存储模块（8位机为单存储模块，16位机为双模块，32位机为4模块）都是以一个字节为基本单位来划分存储单元的，即每8位为一个存储单元，对应一个存储地址。 在用多片构成存储单元时，它们的地址线、控制线完全是并联在一起的，数据线则分别接在数据总线的不同位线上。 当内存系统的存储器芯片数较多时，基于对总线负载能力的考虑，在数据总线与存储器数据线之间应采用双向驱动器。 存储器接口举例-1 用2716 EPROM芯片为某8位微处理器设计一个16KB的ROM存储器。已知该微处理器地址线为A0～A15，数据线为D0～D7，“允许访存”控制信号为M，读出控制信号为RD。画出EPROM与CPU的连接框图 存储器接口举例-2 某8位微机有地址总线16根，双向数据总线8根，控制总线中与主存相关的有“允许访存”