编译多路选择器脉动进位加法器.docVIP

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2017-07-22 发布于重庆
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编译多路选择器脉动进位加法器

FPGA与硬件描述语言实验报告学院：信息技术学院班级：专业：电子信息科学与技术姓名：日期：学号：实验目的掌握数据流级仿真；实验内容编译多路选择器，采用激励模块对其进行仿真。图见P45，采用数据流建模方式仿真参照课本P55页，采用数据流流建模方式仿真采用两种方法设计脉动进位加法器：第一种先实现的是一个一位全加器．然厉使用四个一位全加器组成四位脉动进位全加器。第二种使用操作符＋和｛｝，使用书上相同的激励模块仿真。P48 实验记录功能块代码 2.1 module mux4_to_1(out,i0, i1, i2, i3, s0, s1); output out; input i0, i1, i2, i3; input s0, s1; assign y0=(i0~i1~s0), y1=(i1~s1s0), y2=(i2s1~s0), y3=(i3s1s0), out=(y0|y1|y2|y3); endmodule 2.2 (1) module fulladd4(sum, c_out , a,b,c_in); output [3:0] sum; output c_out; input [3:0] a,b; input c_in; wire c1, c2, c3; fulladd fa0(sum[0],c1,a[0],b[0],c_in); fulladd fa1(sum[1],c1,a[1],b[1],c1); fulladd fa2(sum[2],c1,a[2],b[2],c2); fulladd fa3(sum[3],c_out,a[3],b[3],c3); endmodule (2) module fulladd4(sum, c_out , a,b,c_in); output [3:0] sum; output c_out; input [3:0] a,b; input c_in; assign {c_out, sum} = a + b + c_in; endmodule 测试模块代码 2.1 module stimulus; reg IN0, IN1, IN2, IN3; reg S1, S0; wire OUTPUT; mux4_to_1 mymux(OUTPUT, IN0, IN1, IN2, IN3, S1, S0); initial begin IN0 = 1; IN1 = 0; IN2 = 1;IN3 = 0; #1 $display(“IN0 = %b, IN1 = %b, IN2 = %b, IN3= %b \n”,IN0, IN1, IN2,IN3); S1 = 0; S0 = 0; #1 $display(“S1 = %b, S0 = %b, OUTPUT = %b \n”,S1, S0, OUTPUT); S1 = 0; S0 = 1; #1 $display(“S1 = %b, S0 = %b, OUTPUT = %b \n”,S1, S0, OUTPUT); S1 = 1; S0 = 0; #1 $display(“S1 = %b, S0 = %b, OUTPUT = %b \n”,S1, S0, OUTPUT); S1 = 1; S0 = 1; #1 $display(“S1 = %b, S0 = %b, OUTPUT = %b \n”,S1, S0, OUTPUT); end endmodule 2.2 module stimulus; reg [3:0] A,B; reg C_IN; wire [3:0] SUM; wire C_OUT; fulladd4 FA1_4(SUM,C_OUT,A,B,C_IN); initial begin $monitor($time,” A=%b,B=%b,C_IN=%b,--- C_OUT=%b,SUM=%b\n” A,B,C_IN,C_OUT,SUM); end initial begin A = 4’d0; B = 4’d0; C_IN = 1’b0; #5 A = 4’d3; B = 4’d4; #5 A = 4’d2; B = 4’d5; #5 A = 4’d9; B = 4’d9; #5 A = 4’d10; B = 4’d15; #5 A = 4’d10; B = 4’d5; C_IN = 1’b1; end endmodule 仿真结果：输出： # IN0 = 1, IN1 = 0, IN2 = 1, IN3= 0 # # S1 = 0, S0 = 0, OUTPUT = 1 #