vhdl语言 第七章 组合逻辑电路设计.pptVIP

PROCESS (comb,D0,D1,D2,D3,D4,D5,D6,D7,G) BEGIN CASE comb IS WHEN 0000 = Y = D0; YB = NOT D0; WHEN 0001 = Y = D1; YB = NOT D1; WHEN 0010 = Y = D2; YB = NOT D2; WHEN 0011 = Y = D3; YB = NOT D3; WHEN 0100 = Y = D4; YB = NOT D4; WHEN 0101 = Y = D5; YB = NOT D5; 用CASE语句设计8选1选择器（续） Case 语句使用注意： 1）分支条件的值必须在表达式的取值范围内。 2）两个分支条件不能重叠。 3）CASE语句执行时必须选中，且只能选中一 个分支条件。 4）如果没有others分支条件存在，则分支条件必须覆盖表达式所有可能的值。 std_logc, std_logic_vector数据类型要特别注意使用others分支条件。 WHEN 0110 = Y = D6; YB = NOT D6; WHEN 0111 = Y = D7; YB = NOT D7; WHEN OTHERS = Y =0; YB =1; END CASE; END PROCESS; END dataflow; 用CASE语句设计8选1选择器（续） 其中: A和B是两个相加的8位二进制数; Cin是低位进位位; S是A、B相加之和; Co是A、B相加之后的进位位。 7. 4 加法器 加法器是数字电路中的基本运算单元，下例是直接利用VHDL运算符“+”实现加法运算的8位加法器源代码。 输 入 输 出 CI A B S CO 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 全加器真值表 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY adder8 IS PORT(A : IN STD_LOGIC_VECTOR(7 DOWNTO 0); B : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Cin: IN STD_LOGIC; Co: OUT STD_LOGIC; S: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)); END adder8; 声明了IEEE库中的包集合STD_LOGIC_UNSIGNED，才能对STD_LOGIC_VECTOR类型数据进行加减运算 把两位输入A,B分别定义成8位二进制数，输出S也定义成8位二进制数，低位进位和高位进位定义为1位逻辑位