电子技术基础课件第三章.pptVIP

3.化简。根据要求，将上式转换为与非表达式： 键盘输入8421BCD码编码器 由真值表写出各输出的逻辑表达式为： 优先编码器74148的逻辑功能表 3.3 译码器 2线 - 4线译码器的逻辑电路 3.3.2 集成电路译码器 1、译码器的扩展 利用译码器的使能端可以方便地扩展译码器的容量。图所示是将两片74138扩展为4线—16线译码器。 其工作原理为： 当E＝1时，两个译码器都禁止工作，输出全1； 当E＝0时，译码器工作。 2、实现组合逻辑电路 由于译码器的每个输出端分别与一个最小项相对应，因此辅以适当的门电路，便可实现任何组合逻辑函数。 3、构成数据分配器 2、集成电路显示译码器7448 集成电路显示译码器7448 集成电路显示译码器7448 集成电路显示译码器7448 3.4 数据选择器 3.4.1 数据选择器的概念与原理 以4选1数据选择器为例 3.4.2 集成电路数据选择器74LS151 3.5 加法器 3.5.2 多位数加法器 3.5.3 快速进位4位加法器 超前进位集成4位加法器74LS283 超前进位集成4位加法器74LS283 超前进位加法器74LS283的应用 3.6 组合逻辑电路中的竞争冒险 1．组合逻辑电路的分析步骤为：写出各输出端的逻辑表达式→化简和变换逻辑表达式→列出真值表→确定功能。 2．组合逻辑电路的设计步骤为：根据设计求列出真值表→写出逻辑表达式(或填写卡诺图) →逻辑化简和变换→画出逻辑图。 3．常用的中规模组合逻辑器件包括编码器、译码器、数据选择器、数值比较器、加法器等。为了增加使用的灵活性和便于功能扩展，在多数中规模组合逻辑器件中都设置了输入、输出使能端或输入、输出扩展端。 4．应用中规模组合逻辑器件进行组合逻辑电路设计的一般原则是：使用MSI芯片的个数和品种型号最少，芯片之间的连线最少。 2、全加器（Full Adder） 全加器的真值表 逻辑表达式 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 1 0 0 1 0 1 0 0 0 0 0 Ci Si Ci-1 Bi Ai 全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。 全加器真值表 全加器的真值表 逻辑表达式 逻辑图 3、由两个半加器构成一个全加器 1、串行进位加法器----采用四个1位全加器组成 如何实现两个四位二进制数相加？ A3 A2 A1 A0 + B3 B2 B1 B0 =? 低位的进位信号送给邻近高位作为输入信号，任一位的加法运算必须在低一位的运算完成之后才能进行。 串行进位加法器运算速度不高。 定义两个中间变量Gi和Pi ： Si= Pi ⊕ Ci-1 Ci= Gi＋Pi Ci-1 Gi= AiBi Pi= Ai⊕Bi ……产生变量 ……传输变量 快速加法器、超前进位加法器 2、快速加法器、超前进位加法器 进位输入是由专门的“进位门”综合所有低位的加数、被加数及最低位进位输入后来提供。 换言之，该电路能使每位的进位直接由加数和被加数直接产生，而无需等待与低位的进位信号，称之为“快速加法器”或”超前进位加法器”。 进位信号的产生： Si= Pi ⊕Ci-1 Ci= Gi＋Pi Ci-1 C0= G0+P0 C-1 C1= G1+P1 C0= G1+P1 G0+ P1P0 C-1 C2= G2+P2 C1= G2+P2 G1+ P2 P1 G0+ P2 P1 P0C-1 C3= G3+P3 C2= G3+P3 G2+ P3 P2 G1+ P3P2 P1G0 + P3P2 P1 P0C-1 逻辑图 74LS283逻辑框图 74LS151引脚图 用两片74LS283构成一个8位二进制数加法器。 在片内是超前进位，而片与片之间是串行进位。 3.6.1 产生竞争冒险的原因 3.6.2 消去竞争冒险的方法 竞争：在组合电路中，信号经由不同的路径达到某一会合点的时间有先有后的现象; 如不考虑门的延迟时间，L = 0。 如考虑门的延迟时间：由于G1的延迟，A的下降沿要滞后于A的上升沿，在输出端产生尖脉冲。 冒险：由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。 3.6.1 产生竞争冒险的原因 竞争冒险就是因信号传输延迟时间不同，而引起输出逻辑错误的现象。 A B C C AC BC L 在组合电路中，只要某个因子同时以原变