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第四章 内部存储器;（2）辅存;2.按存储介质分类;容量大，;RAM：;等待操作;二、主存储器的技术指标;第二节 半导体存储器;一、基本的静态存储元阵列 1、存储位元 2、三组信号线 地址线 数据线 行线 列线 控制线;二、基本的SRAM逻辑结构 SRAM芯大多采用双译码方式，以便组织更大的存储容量。采用了二级译码：将地址分成x向、y向两部分如图所示。 ;存储容量：256×128×8位 通常把各个字的同一个字的同一位集成在一个芯片（32K×1）中，32K位排成256×128的矩阵。8个片子就可以构成32KB。 地址译码器 采用双译码的方式（减少选择线的数目）。 A0~A7为行地址译码线 A8~A14为列地址译码线;读与写的互锁逻辑 控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。门G1和G2是互锁的，一个开启时另一个必定关闭，保证了读/写互斥。 ;三、存储器的读写周期 读周期 读出时间Taq 读周期时间Trc 写周期 写周期时间Twc 写时间twd 存取周期 读周期时间Trc=写时间twd ;例1P70：图3.5(a)是SRA的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。;第三节 DRAM存储器;1、MOS管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现——当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。;二、DRAM芯片的逻辑结构 图3.7(a)示出1M×4位DRAM芯片的管脚图。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是： （1）DRAM增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址宽度为10位，先传送地址码A0～A9，由行选通信号RAS打入到行地址锁存器；然后传送地址码A10～A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，即存储容量为1M×4位。 （2）增加了刷新计数器和相应的控制电路。通过2选1多路开关来实现刷新操作与读/写操作交替进行。;三、读/写周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。;动态存储器的刷新;注意刷新与重写的区别。;对主存的访问;2ms;存储器容量的扩充 1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。 d=设计要求的存储器容量/选择芯片存储器容量 [例2] 利用1M×4位的SRAM芯片，设计一个存储容量为1M×8位的SRAM存储器。 解：所需芯片数量=(1M×8)/(1M×4)=2片;2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。 [例3]利用1M×8位的DRAM芯片设计2M×8位的DRAM存储器 解：所需芯片数d=（2M×8）/（1M×8）=2(片);例1.;存储器寻址逻辑;64KB;3.连接方式;某半导体存储器，按字节编址。其中，0000H～ ～07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。给出地址分配和片选逻辑。;A15A14A13A12A11A10A9…A0;3、存储器模块条 存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。 内存条有30脚、72脚、100脚、144脚、168脚等多种形式。 30脚内存条设计成8位数据线，存储容量从256KB～32MB。 72脚内存条设计成32位数据总线， 100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB～512MB。 ;高级的DRAM结