精选7-时序逻辑电路设计.pptVIP

时序逻辑电路设计. * C2MOS触发器0-0覆盖的情况 只要时钟边沿的上升和下降时间足够小，具有CLK和!CLK时钟控制的这一C2MOS寄存器对时钟的重叠是不敏感的 0 0 QM C1 C2 Q D M1 M4 M2 M6 M8 M5 clk clk clk clk 时序逻辑电路设计. * C2MOS触发器1-1覆盖的情况 1 1 QM C1 C2 Q D M1 M2 M6 M5 clk clk M3 M7 clk clk 1-1 重叠 约束： toverlap1-1 thold 时序逻辑电路设计. * C2MOS 的瞬态特性 X(3) Q(3) Q(0.1) Time (nsec) Volts clk(0.1) clk(3) X(0.1) 图7.28 时钟上升/下降时间为0.1ns和3ns时C2MOS FF的瞬态响应，假设In=1 时序逻辑电路设计. * 双边沿寄存器 它由两个并行的主从边沿触发寄存器组成，寄存器的输出用三态驱动器实现二选一 CLK=1： 上面的主级采样，从级保持 下面的主级保持，从级采样 CLK=0： 上面的主级保持，从级采样 下面的主级采样，从级保持 优点：需要较低的时钟频率(原来频率的1/2)来完成同样功能的数据处理量，节省了时钟分布网络中的功耗 时序逻辑电路设计. * 7.3.3 真单相钟控寄存器(TSPCR) clk clk In Q 正锁存器 负锁存器 clk clk In Q 当clk = 1时，保持模式 当clk = 0时，采样模式 当clk = 1时，采样模式 当clk = 0时，保持模式 时序逻辑电路设计. * 例7.3 锁存器嵌入逻辑对电路性能的影响 clk clk In Q PUN PDN clk clk A Q B B A 分析：建立时间的增加一般要小于一个AND门的延时 时序逻辑电路设计. * 简化的TSPC锁存器(交叉输出TSPCR) clk In Q 正锁存器 负锁存器 当clk = 1时，采样 当clk = 0时，保持 clk In Q 当clk = 1时，保持 当clk = 0时，采样 A A 当In = 0时, A = VDD - VTn 当In = 1时, A = | VTp | 时序逻辑电路设计. * clk 主级 保持 从级 采样 主级 采样 从级 保持 TSPC正沿触发锁存器 clk D clk Q clk clk X Y M1 M2 M3 M6 M5 M4 M7 M8 M9 on off on off ? D ? D 时序逻辑电路设计. * 例7.4 TSPC的晶体管尺寸问题 0 1 2 3 0 0.2 0.4 0.6 0.8 1 Time (nsec) Volts clk Qorig Qmod 晶体管尺寸 初始宽度 M4, M5 = 0.5?m M7, M8 = 2?m 修改后的宽度 M4, M5 = 1?m M7, M8 = 1?m Qmod Qorig 时序逻辑电路设计. * 7.5 流水线：优化时序电路的一种方法 流水线是一项提高资源利用率的技术，它增加了电路的数据处理量 时序逻辑电路设计. * 7.5.1 锁存型流水线与寄存型流水线 时序逻辑电路设计. * 7.5.2 NORA-CMOS：流水线结构的一种逻辑形式 clk clk clk clk C1 C2 Out F G clk clk C3 只要锁存器之间的所有逻辑功能块F(用静态逻辑实现)不是反相的，C2MOS的流水线电路即是无竞争的 时序逻辑电路设计. * 0-0重叠区的竞争情况 1-1重叠区的竞争情况 类似分析 clk clk clk clk 0 时序逻辑电路设计. * NORA-CMOS模块的例子 时序逻辑电路设计. * 7.6 非双稳时序电路 7.6.1 施密特触发器 重要特性： 对于一个变化很慢的输入波形，在输出端有一个快速翻转的响应 该器件的电压传输特性表明对正向和负向变化的输入信号有不同的开关阈值 V in V out V OH V OL V M– V M+ In Out 时序逻辑电路设计. * 用施密特触发器抑制噪声 注意滞环如何抑制了信号上的振荡 注意输出信号快速地由低至高(和由高至低)翻转 时序逻辑电路设计. * CMOS实现 基本设想是CMOS反相器开关阈值是由PMOS管和NMOS管之间的(导电因子)比率(kn/kp)决定的 时序逻辑电路设计. * 例7.6 CMOS施密特触发器 A. 具有滞环的电压传输特性 B. 改变PMOS器件M4的尺寸比的影响 2.5 V M 2 V M 1 2.0