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DDR2 SDRAM仿真分析概要 2008-11-28 13:27 随着存储器接口的数据速率越来越高，在接收端保证信号完整性和满足时序要求变得更加困难。尤其是DDR2 SDRAM。DDR2 SDRAM的数据传输高，延迟和设计容差少，建立时间、保持时间和偏移(Skew)时间都仅有几十皮秒。本文介绍DDR2 SDRAM设计的简单原理，并讨论如何使用Cadence公司的Allegro工具对DDR2 SDRAM设计进行板级仿真。 DDR SDRAM的出现使传统的同步时钟方式转变成在时钟的上升沿和下降沿同时进行数据采样(图1)。这种方式能够提供数据的传输速率，但对设计的延迟和时序提出了更严格的要求。 根据Micron公司的资料，数据率为533Mbps的DDR2 SDRAM大约允许585ps左右的板级设计容差。如果扣除信号完整性和电源完整性的容差后，允许线路延迟的容差仅有30ps左右，因此仅采用数据线等长设计方法已无法符合要求。 图1：DDR SDRAM的源同步方式。 此外，DDR2 SDRAM采用ODT(On-Die Termination)工作模式(图2)，即DDR2 SDRAM内部有终端电阻。ODT模式在活动状态下启动，在待机状态下关闭，以便降低信号的反射，提高信号质量，降低功耗。不过，有必要对终端电阻是否适合进行验证。 图2：DDR2 SDRAM的ODT的结构。 DDR设计流程 图3为DDR2 SDRAM应用的PCB设计流程，它表明了信号完整性和电源完整性的分析和布局布线之间的关系。 图3：DDR2 SDRAM的PCB设计和仿真流程。 DDR2 SDRAM应用的板级仿真 高速电路的板级仿真包括板前仿真和板后仿真两部分。板前仿真对电路的拓扑结构进行分析，先利用Allegro仿真工具对设计的层叠进行设计来满足阻抗要求，然后对整个电路板的电源噪声问题进行评估，选择合适的去耦电容来稳定电源信号，减少噪声。对关键网络的拓扑结构采用Allegro SigXp空间解析功能来分析信号反射和串扰的影响，并依据分析的结果，总结相应的设计规则，比如最大导线长度、最大并行线路长度、最小导线间距、导线间的长度误差等设计规则。最后，通过规则管理器将这些设计规则导入Allegro PCB设计工具中，实现规则约束驱动的布局布线，提高设计效率和质量。板后仿真针对布局布线验证设计是否满足要求，验证内容包括反射、串扰、同步开关噪声(SSN)和时序等。 下面主要介绍DDR2 SDRAM板后仿真分析过程以及需要考虑的问题。当PCB布局布线结束后，需要通过板后仿真确定转换速率和上升/下降时间、时序的影响、布线产生的反射和串扰的大小、传输损耗、码间干扰(ISI)、时钟抖动以及ODT的影响。 利用Allegro进行DDR2 SDRAM进行分析的过程为。1. 用Allegro的同步BUS分析功能设定总线对应的时钟信号。2. 定义总线，选择总线以及存储器的缓冲器的模型。3. 设定与总线关联的时钟/闸门网络。4. 设定时钟/闸门网络和总线网络的对应关系。5. 对总线网络和时钟/闸门网络进行激励源的设定(图4)。6. 设定完成后实施仿真，验证结果，具体包括： 图4：指定激励源。 图5：ODT的验证。 1.对线路的反射、串扰和ODT阻抗等信号的验证分析，可用眼图来表示不同ODT模式下的反射和损耗情况。 2. 确认时钟抖动和码间干扰(ISI)对波形的影响(图6)。 图6：码间干涉(ISI)的验证。 3．进行数据有效眼图的确认。根据眼图的显示，进行有效窗的测量(图7)。 图7：反射眼图的验证。 4．建立/保持时间。Allegro仿真结果能用报告形式给出最大的建立/保持时间(图8)，用户可以根据输出的结果，对有问题的信号网络进行适当的修改以满足时序上的要求。 图8：建立/保持时间分析报告。 本文总结 DDR2 SDRAM的板级设计是一个非常复杂的过程，需要采用仿真工具进行信号完整性和电源完整性验证，并要满足严格的时序要求。Allegro PCB SI工具提供一个完整的高性能仿真分析工具，可解决在高速高密度设计中遇到的信号完整性和电源完整性问题。在仿真过程中要考虑如下因素(这些因素之间具有一定关联性)：传输路径阻抗不连续、电源噪声、串扰反射、延迟、总线数据同步、码间干扰(ISI)、时钟抖动、ODT模式的选择以及建立/保持时间等。 作者：钱傲峰资深应用工程师 莎益博设计系统商贸(上海)有限公司 DDR2的定义： ??? DDR2（Double Data Rate 2） SDRAM是由JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代