2.5Gbs 0.18μm CMOS时钟数据恢复电路 2.5Gbs 0.18μm CMOS Clock and Data Recovery Circuit.pdfVIP

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2017-08-03 发布于上海
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第28卷第4期半导体学报 V01．28No．4 CHINESEJOURNAL 2007年4月 OFSEMICONDUCTORS Apr．，2007 2．5Gb／s CMOSClockandData Circuit 0．18IjLm Recovery Liu LiWei Y0ngwang’，WangZhi90ng，and (InstituteRFandOEICs，Southeast 210096，China) of University，Na可ing Abstract：Aclockanddata is andrealizedinTSMC’sstandard0．18“m 2．5Gb／s recovery(CDR)circuitdesigned CMOS clock isbasedonaPLL．For noise and process．Therecovery phase optimization，adynamicphasefrequen· detector(PFD)isusedinthePLL．Therms oftherecovered2．5GHzclockis andtheSSB cy jitter 2．4ps phase at10kHzoffset．Therms noiseis一111dBc／Hz oftherecovered2．5Gb／sdatais jitter 3．3ps．Thepowerconsump- tionis120mW． words：clock locked and detector Key recovery；datarecovery；phaseloop；dynamicphasefrequency EEACC：2570 CLCnumber：TN929Documentcode：A ArticleID：0253．4177(2007)04．0537—05 phase(I)and are I Introduction VCOandthePFDare differ． generated．The fully entialtoreducetheeffectsof In communication ofcurrent to optic．fiber systems，re．noise，the magnitude spikesinjected ceiveddataareretimedmeansofaclockand the andsubstrate，andthe by