100学年上学期金门大学资工系四年级计算机结构期中考出题者.DOC

100學年度上學期 金門大學 資工系四年級 計算機結構 期中考 出題者 : 陳鍾誠 學號 : 姓名 : 分數 : 解釋名詞 (共20%) Verilog HDL (4%) 一種硬體描述語言，語法比 VHDL簡短一些。 FPGA (4%) 一種可程式邏輯電路，與 CPLD 類似，但關機後電路就會消失。 CMOS (4%) CMOS 是由 pMOS 與 nMOS 的互補電路結構所組成的，具有省電的特性。 Altera Quartus II (4%) 由 Altera 公司所推出的數位電路設計軟體，可用來寫 VHDL, Verilog, AHDL 等電路程式、進行模擬或燒錄到 Altera 的 FPGA 板當中。 循序邏輯 Sequential Logic (4%) 具有回饋線路的數位電路，通常具有某些記憶功能。 請畫出正邊緣脈波變化偵測電路，並以波形圖說明其原理。(10%) 正邊緣脈波變化偵測電路如上圖所示，其中左邊的 not 閘 (a) 造成延遲波，之後 (2)，相較於無延遲的 (3) 有少許時間差，於是在經過 (b) 出現反向凸波，經過 (c) 之後就成為正向凸波。 3. (a) 請寫出 pMOS , nMOS 的真值表 (10%) (b) 請畫出 NAND 的 CMOS 電路 (10%) 4. 請用一組範例 (兩個 Verilog程式) 説明 Blocking 與 nonBlocking assignment (= 與 =) 的差異，並說明模擬器會如何計算 (10%)。 Blocking : always @(posedge clock) begin a = 1; b = a; c = b; end 結果：c = b = a = 1 nonBlocking : always @(posedge clock) begin a = 1; b = a; c = b; end 結果：c = 上次的 b, b = 上次的 a, a = 1 nonBlocking 的情況，模擬器會在同時間的事件與值都計算完之後，才前進到下一個時間點進行計算。而 blocking 則是同一區塊內按順序計算。 學號 : 姓名 : 請寫出全加器的真值表並畫出其電路 (共10%)。 請畫出 SR Latch閂鎖器的圖，並寫出其真值表，然後說明其運作原理 (10%) 請畫出四位元加法器的電路圖 (以全加器 FA 為基本元件) (10%)。 請利用上述四位元加法器，設計一個加減器，並 2