EDA技术实用教程—VHDL版 第3节VHDL设计初步.ppt

3.2 基本时序电路的VHDL描述 3.2.1 D触发器的VHDL描述 KX康芯科技 【例3-8】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; --类似于在芯片内部定义一个数据的暂存节点 BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; --将内部的暂存数据向端口输出（双横线--是注释符号） END bhv; 图4-4 D触发器 D触发器实体 D触发器仿真波形 边沿触发D触发器： 当时钟信号的上升沿到来时， Q=D。 否则，Q保持原值不变。 3.2 基本时序电路的VHDL描述 3.2.2 VHDL描述的语言现象说明 图4-4 D触发器 1. 标准逻辑位数据类型STD_LOGIC BIT数据类型定义： TYPE BIT IS(0,1); - -只有两种取值 STD_LOGIC数据类型定义： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-); STD_LOGIC类型比BIT类型包含的内容多，且包含了BIT类型。 以下是程序包中对两种数据类型的定义。 3.2 基本时序电路的VHDL描述 3.2.2 VHDL描述的语言现象说明 图4-4 D触发器 2. 设计库和标准程序包 VHDL综合器附带了设计库和程序包，用来存放数据类型的说明，以及函数的。 如：BIT数据类型的定义是包含在VHDL标准程序包STANDARD中的，而该程序包是包含在VHDL的标准库STD中的。 为了使用BIT数据类型，则应该在程序之前增加说明语句。 3.2 基本时序电路的VHDL描述 例3-1 LIBRARY WORK ; --表示打开用户工程文件所在的目录， 该目录为默认工作库WORK LIBRARY STD ; --表示打开STD库 USE STD.STANDARD.ALL ; --表示允许使用STD库中的STANDARD 程序包中的所有内容(.all) ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ; END ARCHITECTURE one ; 3.2 基本时序电路的VHDL描述 使用库和程序包的一般定义表式是： LIBRARY 设计库名; USE 设计库名.程序包名.ALL ; 如例3-6中 LIBRARY IEEE ; --表示打开IEEE库 USE IEEE.STD_LOGIC_1164.ALL ; --表示允许使用IEEE库中 名为STD_LOGIC_1164的程序包的所有内容。 3.2 基本时序电路的VHDL描述 3.2.2 VHDL描述的语言现象说明 图4-4 D触发器 3. 数据对象和信号定义 VHDL中的数据对象有三类，即变量（VARIABLE）、常量（CONSTANT ）和信号（SIGNAL) 。 信号是描述硬件系统的基本数据对象，类似于连接线。可以作为设计实体中模块间的信息交流通道。信号只有数据类型属性，没有IN、OUT等端口模式。 如：SIGNAL Q1：STD_LOGIC； 3.2 基本时序电路的VHDL描述 如例4-6中： CLKEVENT AND CLK=1 该表达式用于检测时钟信号CLK的上升沿，如果检测到上升沿，则该表达式将输出布尔值“true”。 4. 上升沿检测表式和信号属性函数E