一种节能型可升级异步FIFO的FPGA实现.pdfVIP

陈军，张远见，杨俊 (华南理工大学电子与信息学院，广东广州510640) 片中实现，实际可工作于高达100／153．6MHz的读，写时钟域。本文所提出的结构不依赖于现有的IP 核，基于此结构易建立可升级的IP核。 关键词：F1FO；FPGA；IP核 中图分类号：TN402 文献标识码：B A scalable FIFO onFPGA power-efficientasynchronous implement CHEN Yuan Jun，ZHANGJian，YANGJun ofElectronicInformation China of (School and Engineering，SouthUniversityTechnology．Guangzhou510640．China) Abstmot：A andscalable FirstInFirst FPGAis inthis power-efficientasynchronous Out(FIFO)usingpresentedpaper．This architectureachieves and work clock and ofembeddedFPGA higIIpower high by restoringtechnology efficiency frequency halting reflource8．The isdemonstratedon ofXilinx achieves MHz acro髑 VC4VSX55，which1001153．6 proposedsystem platform operation and clockdomain．Its and hasbeentested．Thestructure doesnot Oilthe readingwriting performancestability proposed relay recentIPcore．Itissuitablefor sealableIPcore． establishing COle words：兀FO；FPGA：IP Key 现代数字系统中，异步兀F0是一种被广泛应用于 结构不依赖于现有的IP核，而且可以容易地建立自己 跨时钟域进行数据传输的有效方式。异步FIFO主要应 用于两种不同时钟域的数据传输，这意味着数据的写 可工作于高达100／153．6MHz读／写时钟域。 入在一个时钟域，而数据的读出却在另一个时钟域， 1 FIFO的主要结构 两个时钟完全异步…。现代通信系统中，特别是在移动 1．1主要的FIFO结构 通信系统中，人们对于节能型的产品提出了更高的要 在所有FIFO结构中，首先要提到的是单时钟域的同 求。随着技术的发展，FPGA的技术、性能、稳定性等指 标已经得到很大提高，同时FPGA厂商为不同的应用用，但是其结构将有助于理解两个时钟域的异步FIFO 开发提供了各种Ip核．大大减少了产品的开发周期， 的实现。主要有线性结构的FIFO和线性可调结构的 在各大FPGA厂商中，Xilinx的IP核应用比较广泛。但 nFOl2I。其结构图如图l。 其IP核却没有关于异