一种基于FPGA实现的FFT结构 - Read.DOC

一种基于FPGA实现的FFT结构 潘明海 刘英哲 于维双 （燕山大学信息工程学院，河北 秦皇 066004） 摘 要 ：本文讨论了一种可在FPGA上实现的FFT结构。该结构采用基于流水线结构和快速并行乘法器的蝶形处理器。乘法器采用改进的Booth算法，简化了部分积符号扩展，使用Wallace树结构和4-2压缩器对部分积归约。以8点复点FFT为实例设计相应的控制电路。使用VHDL语言完成设计，并综合到FPGA中。从综合的结果看该结构可在XC4025E-2上以52MHz的时钟高速运行。在此基础上易于扩展为大点数FFT运算结构。 关键词：快速傅立叶变换；数字信号处理；专用集成电路；现场可编程门阵列 中图分类号：TN911.72 TN431.2 文献标识码：A 航空基金项目 　　　　　　　　　　　　　　　　　　　　　　　项目号：00I12002 An FFT Architecture for FPGA Implementation PAN MING HAI, LIU YING ZHE and YU WEI SHUANG (School of Information Engineering, YanShan University, Qinhuangdao, Hebei 066004, China) Abstract：An FFT Architecture implemented in FPGA is described in this paper. This FFT Architecture is based on a butterfly process which employs pipeline architecture and fast parallel multiplier.This multiplier used modified Booth Algorithm, Wallace tree and 4-2 compressor. A control unite is designed for eight points FFT. The FFT structure is written in VHDL and is synthesized in FPGA. The synthesis results show this FFT structure can run at 52MHZ clock rate in XC4025E-2. This FFT structure is easy to expand more points FFT structure. Key words: FFT; DSP; ASIC; FPGA EEACC: 1270 1 引言 FFT（快速傅立叶变换）是数字信号分析与处理如图形、语音及图像等领域的重要变换工具。基于FPGA（现场可编程门阵列）实现的数字信号处理系统具有很高的实时性和嵌入性，并能方便地实现系统集成与功能扩展。硬件实现FFT通常有两种方法：第一种是并行方法采用多个蝶形处理器并行运算，能够对很高的数据采样率进行运算，但其硬件规模极大当在FPGA上要实现较大点数的FFT时较为困难；另一中方法是串行方法采用一个蝶形处理器完成运算，使用的逻辑资源较少，但运算速度较慢。 本文在串行方法的基础上讨论了一种在FPGA上实现的FFT结构，它采用基本乘加器的流水线结构，即在蝶形处理器内引入流水线结构，能够提高FFT的运算速度。同时流水线寄存器能够对蝶形运算中的公共项进行复用，这样在设计蝶形处理器时只用到了一个乘法器和两个加/法器，进一步减小了硬件规模。并且为了进一步提高运算速度还为蝶形处理器设计了一个并行乘法器。在本文第二部分简要介绍FFT算法及系统整体结构 FFT算法简介及系统整体结构 Ｃ－Ｔukey和Ｗ等。对于２nＣ－Ｔukey算法可导出ＤＩＴ(时域抽取法)和ＤＩＦ（频域抽取法）算法本文的是域-FFT算法，ＦＦＴ的基本结构可由基２、复数乘法器、存储单元和控制模块构成，其整体结构如图１所示。图中，用来存储输入数据、运算过程中的中间结果以及运算完成后的数据，用来存储旋转因子表为基２，控制模块用于产生控制时序及地址信号，控制中间运算过程及最后输出结果。 x(n)及输出数据X(n)的实部和虚部均以16位二进制有符号数表示。旋转因子是一个小于1的数，乘以32768量化后其实部和虚部同样为16位二进制有符号数以保证运算输出与x(n)有相同的精度。 当蝶形运算输入为：x1=x＋j·Xx2=y＋j·, 旋转因子为：W=C－j·Sx3=x1＋W·x2=x＋y·C＋Y·S＋j·(X＋Y·C－y·S)x4