试验5：内核发生器系统试验.DOC

实验5：内核发生器系统实验 内核发生器系统实验 实验介绍 这个实验将指导你创建一个Xilinx内核发生器系统，并把这个内核嵌入到你的设计中来完成实验。独立实验包含了含内核的仿真设计。 实验目的 完成这个实验后，你将能学会： 通过使用Xilinx内核生成器系统生成一个内核 将这个内核应用于已有的HDL设计中 对包含内核的HDL设计执行仿真 对硬件设计进行测试 实验步骤 在这个实验中，你将使用内核发生器系统来创建一个RAM模块，应用程序进行初始化 将其应用到PicoBlaze设计中，最后在Digilent Spartan-3E目标板上进行测试。 这个实验包括以下四个主要步骤： 查看设计 生成内核 在新的回路模块执行仿真 根据以下给出的每条指令，你将找到在以下的实验步骤中，配合每一步操作，我们配有相关的图示。如果对流程比较熟悉，可以跳过其中的一些操作。 注意：如果在以后你想看这些实验，您可以从Xilinx的大学计划网站/univ上下载相应的文件。 生成ROM初始化文件 步骤1 打开ISE? Project Navigator，打开工程文件。 1.打开Xilinx ISE 软件，选择Start ( Programs ( Xilinx ISE 8.2i ( Project Navigator 2 选择File ( Open Project Verilog users: Browse to c:\xup\fpgaflowlabs\verilog\lab4 VHDL users: Browse to c: \xup\fpgaflow\labs\vhdl\lab4 3.选择synth_lab.ise，点击打开 浏览设计中用红色标记的问题，掌握设计中大致的程序模块。使用原来的实验中的程序，完成第三个任务。汇编后产生一个内核文件，这将用于初始化一个ROM. 打开program.psm文件，在project目录下，使用效果如windows exporer 通过写小段软件代码完成任务#3，键盘显示终端。 注意：参考程序指示里的注释。 打开一个命令窗口，浏览包含程序的路径，汇编程序，在命令提示中输入以下命令: kcpsm3 program 注意：汇编将产生几个文件，包括一个.COE，这个将被用来初始化一个内核发生器的存储记忆。 产生一个内核 步骤2 产生一个新的COREGen IP 源文件，命名为program. 类型为Dual Port ROM 在Processes for Source窗口，双击Create New Source 如果你没有看见生成的新的源程序，确认一个HDL源文件是否已经在Sources in Project窗口中已选择。 在新的Source对话框中，选择IP (CoreGen Architecture Wizard)，在文件命名区输入program，如Figure 5-1所示。 Figure 5-1. New Source对话框 3. 点击Next 4. 在选择Core Type对话框后，展开Memories Storage Elements,展开RAMs ROMs，选择Block Memory Generator v2.1，如下图所示。 Figure 5-2. 选择 Core Type对话框 5. 点击Next，点击Finish 一会，一个内核生成系统GUI将打开。 配置 Dual Port Block Memory 内核，有如下特性： 名字：program 存储器类型：Dual Port ROM 存储器大小：1024 x 18 在Figure 5-3中设置以下参数，然后点击Next 器件名称：program 存储器类型：Dual Port ROM Figure 5-3. Block Memory 选项 在Figure 5-4中设置如下参数，然后点击Next 读宽度：18 读深度：1024 操作模式：Write First 使能：Always Enabled Figure 5-4. Port A design options and pin polarity 3. 在Figure 5-5中设置如下参数，然后点击Next 读宽度：18 读深度：1024 操作模式：Write First 使能：Always Enabled Figure 5-5. Port B design options and pin polarity 4.点击Load Init File，从assembler目录下选择PROGRAM.COE文件。