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DDR 线组分类：数据组/地址组 数据组：数据线每八根一组（DQ0-DQ7），外加相应的DQS差分对和DQM，共11根信号线。 （DQ8-DQ15），外加相应的DQS差分对和DQM，共11根信号线。 地址组：地址线、控制线、时钟线统称为地址线（A0-A15、WEN、BA0、BA1、BA2、CASN、ODT、RESETN、CKE、RASN、CSN、和时钟差分（CLK、CLKN）。） DDR pin脚描述及分组 信号组 信号pin 描述 时钟组 CLK,CLK# 差分时钟信号 数据组 DQ 数据总线 DM 数据屏蔽 DQS 数据选通 地址/命令组 ADD 地址总线 BA Bank选择 RAS 行地址选通 CAS 列地址选通 WE 写使能 控制组 CKE 时钟选择 CS 片选 等长要求： DDR-400 DDR2-800 DDR3-1600。内存的核心频率是固定的，一些常见的内存颗粒核心频率如下。 内存规格 核心频率MHz 时钟频率MHz 数据频率MHz DDR 266/333/400 133/166/200 133/166/200 266/333/400 DDR2 533/667/800 133/166/200 266/333/400 533/667/800 DDR3 1066/1333/1600 133/166/200 533/667/800 10666/1333/1600 DDR内存的核心频率是和时钟频率相同的但在传输数据的时候在脉冲的上升边和下降边都传输一次，所以数据传输频率是核心频率的2倍。 DDR2内存将核心频率倍频2倍所以时钟频率就是核心频率的2倍了，同样还是上升边和下降边各传输一次数据，所以数据传输频率就是核心频率的4倍时钟频率的2倍。 DDR3内存的时钟频率是核心频率的4倍，所以数据传输频率就是核心频率的8倍。 数据组：DDR数据线用DQS来锁存，因此要保持等长。 数据线以DQS线为基准线进行等长处理，等长误差10mil，DQS差分对误差5mil。数据线组布线优先级最高，因为它工作在2倍时钟频率下。（过孔算长度） 地址组：地址、控制线用时钟来锁存，因此需要和时钟保持等长 ，地址线以CLK时钟线为基准线进行等长处理，地址线长度误差控制在30mil，时钟差分对误差5mil。长度控制在2inch(5cm,2000mil)最佳。（过孔算长度） 时钟线要比最长的数据线通常DDR的驱动能力比CPU强，也就是说，在CPU发DDR收的时候，信号的过冲可能在0.2V；但DDR发CPU收的时候，信号的过冲可能到达0.6V（DDR3的过冲容限为0.4V）。所以把匹配电阻放在DDR端，可以理解为去分掉DDR作为驱动时的一部分电压，使得过冲达标，并且抑制一部分反射。