2004下学期B卷答卷的.doc

杭州电子科技大学学生考试卷（ B ）卷 考试课程 EDA技术与VHDL 考试日期 2005年 月 日 成 绩 参考答卷 课程号 教师号 任课教师姓名 考生姓名 学号（8位） 年级 专业 一、单项选择题：（20分） IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。A A .软IP B.固IP C.硬IP D.都不是 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。D 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件； 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。 FPGA是基于乘积项结构的可编程逻辑器件； FPGA是全称为复杂可编程逻辑器件； 基于SRAM的FPGA器件，在每次上电后必须进行一次配置； 在Altera公司生产的器件中，MAX7000系列属FPGA结构。 进程中的变量赋值语句，其变量更新是_________。A 立即完成； 按顺序完成； 在进程的最后完成； 都不对。 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。D 器件外部特性； 器件的综合约束； 器件外部特性与内部功能； 器件的内部功能。 不完整的IF语句，其综合结果可实现________。A A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。B ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥ 下列标识符中，__________是不合法的标识符。B A. State0 B. 9moon C. Not_Ack_0 D. signall 关于VHDL中的数字，请找出以下数字中最大的一个：__________。A 2#1111_1110# 8#276# 10#170# 16#E#E1 10．下列EDA软件中，哪一个不具有逻辑综合功能：________。B Max+Plus II ModelSim Quartus II Synplify 第1页 共5页 二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分） VHDL 超高速集成电路硬件描述语言 FPGA 现场可编程门阵列 RTL 寄存器传输级 SOPC 可编程片上系统 EAB 嵌入式阵列块 三、VHDL程序填空：（10分） 下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。 -- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset library ieee; use IEEE.std_logic_1164.all; use IEEE.std_logic_unsigned.all; use IEEE.std_logic_arith.all; entity counter_n is generic (width : integer := 8); port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : in std_logic; q : out std_logic_vector (width - 1 downto 0)); end counter_n; architecture behave of counter is signal count : std_logic_vector (width-1 downto 0); begin process(clk, rst) begin if rst = 1 then count = (others = ‘0’); ―― 清零 elsif ’event and clk = ‘1’ then ―― 边沿检测 if load