Verilog中同步复位旱耐异步复位比较.docVIP

【Verilog】 同步复位和异步复位比较 async vs. sync?? 同步复位?sync 异步复位?async 特点 复位信号只有在时钟上升沿到来时才能有效。 无论时钟沿是否到来，只要复位信号有效，就进行复位。 Verilog描述 always@(posedge CLK) always@(posedge CLK , negedge Rst_n) 优点 1）?? 2）?? 3）??100%的同步时序电路，有利于时序分析。 1）?? 2）??dff都有异步复位端口，因此采用异步复位可以节省资源。 3）??FPGA的全局复位端口GSR。 缺点 1）??clk skew,组合逻辑路径延时,复位延时等因素。 ? 2）??DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。? 1）?? ? 2）??(release)的时候容易出现问题。具体就是说：若复位释放刚好在时钟有效沿附近时，很容易使寄存器输出出现亚稳态，从而导致亚稳态。 总结 ? 推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。 相关讨论： 1?异步电路主要是组合逻辑电路，用于产生地址译码器、ＦＩＦＯ或ＲＡＭ的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状