24小时计时器设计.doc

24小时计时器设计摘 要：使用硬件描述语言VHDL进行编程，设计六十进制和二十四进制计数器，利用原理图输入设计方法，使用两片六十进制计数器和一片二十四进制计数器，设计出了一个24小时计时器系统。使用QuartusII软件进行编译，时序仿真，来验证该系统的正确性。整个系统设计简单，使用方便，具有24小时计时显示功能，可以分别对时，分，秒进行校正。 关键词： 目 录 1.设计背景 1 2.设计方案 1 2.1.六十进制计数器设计 2 2.2.二十四进制计数器设计 3 3.方案实施 5 4.仿真结果 6 5.参考文献 7 1.设计背景24小时计时器系统设计设计24小时计时器 图2.1 24小时计时器的原理图 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt60 is port (clk,rst:in std_logic; q0,q1:buffer std_logic_vector(3 downto 0); cout:out std_logic); end cnt60; architecture one of cnt60 is signal en1:std_logic; begin process(clk,rst) begin if rst=1 then q0=0000; elsif clkevent and clk=1 then if q0=1001 then q0=0000; else q0=q0+1; end if; end if; if q0=1001 then en1=1; else en1=0; end if; end process; process(clk,rst) begin if rst=1 then q1=0000; elsif clkevent and clk=1 then if en1=1 then if q1=0101 then q1=0000; else q1=q1+1; end if; if (q1q0 then cout=0; else cout=1; end if; end if; end if; end process; end one; 2.2.二十四进制计数器设计 基于六十进制计数器设计源程序cnt24.vhd如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt24 is port (clk,rst:in std_logic; q0,q1:buffer std_logic_vector(3 downto 0); cout:out std_logic); end cnt24; architecture one of cnt24 is signal en1:std_logic; begin process(clk,rst) begin if rst=1 then q0=0000; elsif clkevent and clk=1 then if (q0=1001 or q1q0 then q0=0000; else q0=q0+1; end if; end if; if (q0=1001 or q1q0 then en1=1; else en1=0; end if; end process; process(clk,rst) begin if rst=1 then q1=0000; elsif clkevent and clk=1 then if en1=1 then if (q1q0 then q1=0000; else q1=q1+1; end if; if (q1q0 then cout=0; else cout=1; end if; end if; end if;