数电课件 6-1改1.ppt

清0法 续表 图 6-23 同步十进制可逆计数器状态图 图 6-24 可逆计数器M=1时的波形图 表 6-10 同步十进制可逆计数器状态表二（无效状态)该电路能自启动 　　3．脉冲分配器 　　 存储电路是两个JK触发器，；组合电路为四个与门，从这四个与门输出端获得时序电路的输出函数。 由电路可写出输出函数和激励函数为 结合JK触发器的特征方程 ， 可得新状态方程： 表 6-11　脉冲分配器的状态表 　 功能:该电路在时钟脉冲的作用下按一定顺序轮流 地输出脉冲信号。因该电路能将脉冲信号按顺序分配 到各个输出端，故称其为脉冲分配器。 　　4．序列信号发生器 　　 由电路可写出其输出函数和激励函数分别为 结合D触发器的特征方程Qn+1=D，可得新状态方程： 表6-12 序列信号发生器的状态表 功能：重复产生一定长度循环序列的功能，即序列信号发生器。 6.2.4 集 成 计 数 器 集成计数器具有功能较完善、通用性强、功耗低、工作速率高且可以自扩展等许多优点，因而得到广泛应用。 表 6-13 常用TTL型MSI计数器 1．典型计数器的逻辑功能描述 　　 1）四位二进制计数器74LS161、74LS163 　　 （1）74LS161。74LS161是模24（四位二进制）同步集成计数器，具有计数、保持、预置和清0功能。 　74LS161计数器 QD、QC、QB、QA是计数输出，QD为最高位。CP为计数脉冲输入端； 为异步 清0端； 为同步预置端； P，T为计数器允许控制端，。 表6-14　74LS161的功能表 　74LS161的时序图 　　（2）74LS163。 　　74LS163也是同步集成二进制计数器，其逻辑符号、引脚图与74LS161完全相同，唯一的区别是74LS163为同步清0，即Cr=0，当CP上升沿来到时，才有QDQCQBQA=0000。 表6-15　74LS163的功能表 　　2）同步集成十进制计数器74LS160、74LS162 　　74LS160和74LS162是同步集成十进制计数器，计数状态从0000到1001循环变化，因此也称为8421BCD码计数器。 它们的逻辑符号、引脚图与74LS161也完全相同，不同的是 , 仅当T=1且计数状态为1001时，OC才为高，并产生进位信号。 74LS160为异步清0，其功能表与74LS161相同;74LS162为同步清0，其功能表与74LS163相同。 　3）四位二进制同步加/减计数器74LS169 　　 加/减计数器也称可逆计数器，它既能进行递增计数，又能进行递减计数。 如果集成计数器中只有一个时钟信号(即计数输入脉冲)输入端，计数器的加、减由控制端(如U/D)的输入电平决定，则这种电路称为单时钟结构；若计数器的加、减分别由两个时钟信号源控制，则这种电路称为双时钟结构。 　　 　74LS169的逻辑符号 　74LS169的功能表 　74LS169的时序图 　4)十进制同步加/减计数器74LS168 　　74LS168是单时钟结构的十进制加/减计数器，其逻辑符号、功能表与74LS169相同。 它与74LS169的区别是：它是十进制计数器，当加法计数进入1001状态后，进位输出端OC有负脉冲输出，宽度为一个时钟周期。借位输出与74LS169相同。 6. 2 集成计数器的级联 1. 异步级联 用前一级计数器的输出作为后一级计数器的时钟信号。这种信号可以取自前一级的进位(或借位)输出，也可直接取自高位触发器的输出。 此时若后一级计数器有计数允许控制端，则应使它处于允许计数状态。 　由两片74LS161按异步级联方式构成的八位二进制计数器 　　2）同步级联 　　 同步级联时，外加时钟信号同时接到各片的时钟输入端，用前一级的进位（或借位）输出信号作为下一级的工作状态控制信号（计数允许或使能信号）。只有当进位（或借位）信号有效时，时钟输入才能对后级计数器起作用。 在同步级联中，计数器的计数允许端（使能端）和进位端（或借位端）的连接有不同的方法，常见的有以下两种： 　　 (1)利用T端串行级联.(各片的T端与相邻低位片的OC相连) 6.2.4.5 任意模值(进制）计数器 集成计数器可以加适当反馈电路后构成任意模值计数器。 设计