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SPI总线详细解析 更新于2010-08-24 20:20:36 文章出处: 与非网 关键字： SPI 串行通讯 主从时钟 一.SPI总线简介 串行外围设备接口SPI（serial peripheral interface）总线技术是Motorola公司推出的一种同步串行接口。SPI 用于CPU与各种外围器件进行全双工、同步串行通讯。它只需四条线就可以完成MCU与各种外围器件的通讯，这四条线是：串行时钟线（CSK）、主机输入/从机输出数据线（MISO）、主机输出/从机输入数据线（MOSI）、低电平有效从机选择线CS。当SPI工作时，在移位寄存器中的数据逐位从输出引脚（MOSI）输出（高位在前），同时从输入引脚（MISO）接收的数据逐位移到移位寄存器（高位在前）。发送一个字节后，从另一个外围器件接收的字节数据进入移位寄存器中。即完成一个字节数据传输的实质是两个器件寄存器内容的交换。主SPI的时钟信号（SCK）使传输同步。其典型系统框图如下图所示。 二.SPI总线主要特点 · 全双工; · 可以当作主机或从机工作; · 提供频率可编程时钟; · 发送结束中断标志; · 写冲突保护; .总线竞争保护等。 三.SPI总线工作方式 SPI总线有四种工作方式，其中使用的最为广泛的是SPI0和SPI3方式(实线表示): 四种工作方式时序分别为： 时序详解： CPOL：时钟极性选择，为0时SPI总线空闲为低电平，为1时SPI总线空闲为高电平 CPHA：时钟相位选择，为0时在SCK第一个跳变沿采样，为1时在SCK第二个跳变沿采样 工作方式1： 当CPHA=0、CPOL=0时SPI总线工作在方式1。MISO引脚上的数据在第一个SPSCK沿跳变之前已经上线了，而为了保证正确传输，MOSI引脚的MSB位必须与SPSCK的第一个边沿同步，在SPI传输过程中，首先将数据上线，然后在同步时钟信号的上升沿时，SPI的接收方捕捉位信号，在时钟信号的一个周期结束时(下降沿)，下一位数据信号上线，再重复上述过程，直到一个字节的8位信号传输结束。 工作方式2： 当CPHA=0、CPOL=1时SPI总线工作在方式2。与前者唯一不同之处只是在同步时钟信号的下降沿时捕捉位信号，上升沿时下一位数据上线。 工作方式3： 当CPHA=1、CPOL=0时SPI总线工作在方式3。MISO引脚和MOSI引脚上的数据的MSB位必须与SPSCK的第一个边沿同步，在SPI传输过程中，在同步时钟信号周期开始时(上升沿)数据上线，然后在同步时钟信号的下降沿时，SPI的接收方捕捉位信号，在时钟信号的一个周期结束时(上升沿)，下一位数据信号上线，再重复上述过程，直到一个字节的8位信号传输结束。 工作方式4： 当CPHA=1、CPOL=1时SPI总线工作在方式4。与前者唯一不同之处只是在同步时钟信号的上升沿时捕捉位信号，下降沿时下一位数据上线。 四.SPI总线常见错误 1 SPR设定错误　在从器件时钟频率小于主器件时钟频率时，如果SCK的速率设得太快，将导致接收到的数据不正确（SPI接口本身难以判断收到的数据是否正确，要在软件中处理）。　整个系统的速度受三个因素影响：主器件时钟CLK主、从器件时钟CLK从和同步串行时钟SCK，其中SCK是对CLK主的分频，CLK从和CLK主是异步的。要使SCK无差错无遗漏地被从器件所检测到，从器件的时钟CLK从必须要足够快。下面以SCK设置为CLK主的4分频的波形为例，分析同步串行时钟、主时钟和从时钟之间的关系。 图1主从时钟和SCK的关系　如图1所示，当T从Tsck/2，即T从＜2T主时，无论主时钟和从时钟之间的相位关系如何，在从器件CLK从的上升沿必然能够检测到SCK的低电平，即SCK＝0的范围内至少包含一个CLK从的上升沿。　图2中，当T从≥TSCK/2＝2T主时，在clk_s的两个上升沿都检测不到SCK的低电平,这样从器件就会漏掉一个SCK。在某些相位条件下，即使CLK从侥幸能检测到SCK的低电平，也不能保证可以继续检测到下一个SCK。只要遗漏了一个SCK，就相当于串行数据漏掉了一个位，后面继续接收/发送的数据就都是错误的了。 图2主从时钟和SCK的关系　根据以上的分析，SPR和主从时钟比的关系如表1所列。 表1 SPR的设置和主从时钟周期比值之间的关系　在发送数据之前按照表1对SPR进行设置，SPR设定错误可以完全避免。 2 模式错误（MODF）　模式错误表示的是主从模式选择的设置和引脚SS的连接不一致。　器件工作在主模式的时候（MSTR=1），它的片选信号SS引脚必须接高电平。在发送数据的过程中，如果它的SS从高电平跳至低电平，在SS的下降沿，SPI模块将检测到模式错误，对MODF位置1，强制器件