片上网络中降低信号串扰的方法 method of crosstalk reduction in the network on chip.pdfVIP

第35卷第5期 信息化研究 V01．35No．5 InformatizationResearch 2009 2009年5月 May 片上网络中降低信号串扰的方法 赵曦1，胡庆生2 (1．东南大学集成电路学院，江苏省南京市210096； 2．东南大学射频与光电集成电路研究所，江苏省南京市210096) 题，但其串扰问题对电路性能的影响也越来越明显。基于DSM(深亚微米)下的总线模型。分析了信号 串扰引起的总线延时问题，同时比较了3种减小总线串扰的编码方案。并采用O．13岬CMOS工艺对 性能较优的DAP编码方案进行了电路仿真，得到了不同长度和宽度下的总线延时。结果表明，采用减 少信号串扰的编码方法可以有效地降低总线的串扰，减少信号延时，这一效果当总线较宽或走线较长 时尤其明显，同时也证明了O．13I．LmCMOS工艺下电路仿真结果与理论计算结果的一致性。 关键词：NOC；总线；降低串扰编码；纠错编码 中图分类号：TN492 0引言 (FoldedToms—based)，如图1所示【2J。图中，方块代表 NOC(片上网络)技术的核心思想可被看作是将片上的路由器，圆形代表功能模块，它们之间的数据通 计算机网络技术移植到芯片设计中，将大量的IP模块 信都是通过路由器完成的。数据在路由器之间传输受 集成到一块芯片上，并采用与SOC(片上系统)的总线到串扰、噪声、电磁干扰以及宇宙射线等诸多因素的影 通信机制不同的网络交换通信连接各个IP核。NOC响，降低了信号的完整性，因此，有必要在数据包中添 的出现解决了SOC总线结构所面临的几大问题：由于 加冗余信息以提高信号的完整性。 地址空间有限而引起的容量扩展问题；由于分时通信 而引起的通信效率问题；由全局时钟以及全局同步引 起的功耗和面积问题…。 随着特征尺寸的减小、芯片面积的增加、电源电压 的降低以及时钟频率的提高，NOC的互连通信面临以 下几个问题：信号传输线距离的增加，总线之间的串扰 图1片上网络2种主要的拓扑结构 会带来更长的延时；总线上的寄生电容和耦合电容会 1 NOC中的总线模型及串扰分析 增加功耗；DSM(深亚微米)环境下，随着噪声容限的 降低，信号的可靠性也会降低。在许多高速系统中，门 在DSM工艺下，总线功耗和信号的完整性已经成 的延时已经随着工艺的发展逐步降低，总线的延时特 为一个重要的问题，降低总线上的串扰对于提高数据 别是全局总线延时将成为设计的瓶颈。因此，延时、功 传输的可靠性、减少信号的延时已经越来越重要。因 耗以及可靠性是NOC中互连设计所需要考虑的3个此，在DSM下针对NOC的特点，建立合理的总线模型 方面。本文主要根据信道中的串扰情况来分析各种编 是首先要解决的问题。 码方案，降低信号的交调失真，以减少延时和功耗，提 图2是文献[3]提出的一个DSM总线的线间电容 高信号的可靠性。 模型。该模型具有较好的说明性，表明当工艺水平达 与SOC共享数据总线的通信机制不同，NOC中的 到DSM时，必须细致地考虑连线间的电容效应。而实 数据是以数据包的形式，通过连接各个IP核的路由节 际应用中常采用的是图3所示的简化模型。 点来传输通信的。整个NOC的构成可被看作是把数 假定n根平行的总线分布在芯片金属层的同一 量极多的运算单元和存储模块集成到一块芯片中，可 层，可以采用图3所示的简化总线模型，把总线看作是 以采用多种拓扑结