西北工业大学 CMOS实验二报告.doc

模拟CMOS集成电路实验 实验二 一、执行DC分析获得输入偏置电平，要求此时输出偏置电平为1.5V。在DC分析结果中，标出关键点(工作区的交界点)。并指出增益最大时的输入偏置电平。 1..图a.(R取2K) .sp文件(部分) ***********************netlist************************ RD vdd DN 2K M1 DN GN SN BN NMOS W=50u L=0.5u *********************** source*********************** Vvdd vdd 0 3 VGN GN 0 0 VSN SN 0 0 VBN BN 0 0 *********************** analysis********************** .DC VGN 0 3 0.05 *********************** output ********************** .options post acct probe .probe v(DN) LX7(M1) .仿真图 分析： 输出偏置为1.5V时的工作点，输入偏置为0.957V 两个关键点分别为截止取和饱和区交界点，饱和区线性区交界点，输入偏置分别为0.7V和1.07V 当输入电平等于输出电平时增益最大，此时输入电压为1V 2.图b .sp文件(部分) ***********************netlist************************ M2 vdd vdd OUT BN NMOS W=20u L=0.5u M1 OUT GN SN BN NMOS W=50u L=0.5u *********************** source*********************** Vvdd vdd 0 3 VGN GN 0 0 VSN SN 0 0 VBN BN 0 0 *********************** analysis ********************** .DC VGN 0 3 0.05 *********************** output *********************** .options post acct probe .probe v(OUT) LX7(M1) .仿真图 分析： 输出偏置为1.5V时的工作点，此时输入偏置为1.035V 两关键点分别为截止区饱和区交界点和截止区线性区交界点，输入偏置分别为，0.7V和1.55V 增益最大如图输入偏置为1.24V 3.图c .sp文件(部分) ***********************netlist************************ M2 OUT GP vdd vdd PMOS W=20u L=0.5u M1 OUT GN SN BN NMOS W=50u L=0.5u *********************** source*********************** Vvdd vdd 0 3 VGN GN 0 0 VSN SN 0 0 VBN BN 0 0 VGP GP 0 2.1 *********************** analysis ********************** .DC VGN 0 3 0.05 *********************** output *********************** .options post acct probe .probe v(OUT) LX7(M1) .仿真图 分析： 输出偏置为1..5V时的工作点，此时输入偏置为0.725V 两点关键点分别为截止区饱和区交界点和饱和区线性区交界点，输入偏分别为0.7V和0.75V 增益最大输入偏置为0.738V 二、执行tran分析，输入要求为正弦信号幅值5mv,频率1K,并通过tran分析波形， 计算增益。(提示：使用Hspice自带的函数测出输入输出信号的峰峰值，计算增益)逐步增大输入正弦信号的幅值到观察幅值达到多少时会有失真发生，失真的原因是什么？ 1．图a. (RD取2k, 输入:幅值5mv，偏置0.957V) .sp文件（部分） ***********************netlist************************ RD vdd GD 2K M1 GD GN SN BN NMOS W=50u L=0.5u *********************** source*********************** Vvdd vdd 0 3 V