试验三指导.DOC

3、基于流水技术构成模型计算机的实验 一．实验目的 在掌握 RISC 处理器构成的模型机实验基础上，进一步将其构成一台具有流水功能的模 型机。 二．实验设备 1．TDN-CM++教学实验系统一台。 2．PC 微机一台。 三．实验原理 1．本实验中 RISC 处理器指令系统的定义 A．选用使用频度比较高的五条基本指令： MOV、ADD、STORE、LOAD、JMP B．寻址方式采用寄存器寻址及直接寻址两种方式。 C．指令格式采用单字长及双字长两种格式： 其中 Rs、Rd 为不同状态，则选中不同寄存器： MOV、ADD 两条指令为单周期执行完成。STORE、LOAD、JMP 三条指令为两周期执行完成。在 STORE、LOAD 两条指令里，A 为存或取数的直接地址；在 JMP 指令里，A 为转移地址的立即数。 2．基于 RISC 处理器的流水方案设计原理： A．本模型机采用的数据通路图如图 -1 所示： B．流水模型机工作原理示意图如图 -2： 本实验的流水模型机采用两级流水，将系统分为“指令分析部件”和“指令执行部件”，各部件的执行周期均为一个机器周期。如图 14-2 所示：“指令分析部件”主要是取指、译码、操作数形成，IR1 将指令码锁存，译码产生出分析部件所需的控制信号，形成操作数，在机器周期结束时，也就是 T4 的下沿将指令码递推到 IR2 锁存，完成指令的分析。“指令执行部件”主要负责执行指令，在 IR2 锁存指令码后，就会译码出执行部件需要的控制信号，完成指令的执行。与此同时分析部件完成了下一条指令的分析。以上的过程反应出了流水技术在“时空”上的并行性。除第一个机器周期外，其它周期两个部件都是同时工作的，每一个周期都会有一个结果输出。 “指令分析部件”的设计主要采用了 PC 专用通路和两级暂存技术，PC 专用通路是为访存指令预取操作数地址而用，暂存器是用来暂存操作数地址，设计两级暂存可以避免连续两条访存指令带来的冲突。如果是一级暂存，在分析第一条访存指令时，在 T3 时刻将操作数地址存入暂存。在下一个机器周期里执行该访存指令，同时分析第二条访存指令，第一条访存指令的操作数地址要在 T4 时刻才用到，但是 T3 时刻已经被分析的第二条访存指令的操作数地址复盖，这样就引起了冲突。两级暂存可解决这问题。“指令执行部件”采用实验线路板上的“ALU UNIT”和“REG UNIT”两个单元。 下面介绍一下流水方案的逻辑实现。将一个机器周期分成四个节拍，分别为 T1、T2、T3、T4。首先在 T1 时刻的上沿，程序计数器 PC 将操作码地址打入地址寄存器 AR（PC－＞AR）；然后在 T2 时刻的上沿，PC＋1 并且将指令的操作码打入指令寄存器；如果是单字节指令，如 MOV、ADD 指令，到此已经完成了指令的预取及分析，如果是双字节指令，如STORE、LOAD 指令(JMP 指令例外)，在 T3 时刻的上沿选中 PC 专用通路，将操作数地址打入暂存 1 中保存，JMP 指令则将转移地址直接打入 PC 中；在 T4 时刻的上沿，PC＋1（JMP指令则不加 1）并且将暂存 1 的数据打入暂存 2 中保存；在 T4 的下沿将控制信号锁存。这时双字节指令的预取及分析也完成。 在下一个机器周期的 T4 时刻完成指令的执行。“指令分析部件”同时预取分析下一条指令。 C．本实验的指令系统如下： D．本实验的程序如下： 地址（H） 内容（H） 助记符 说明 00 30 LOAD [80]，R0 [80H]－＞R0 01 80 02 00 MOV R0，DR1 R0－＞DR1 03 03 MOV R0，DR2 R0－＞DR2 04 10 ADD DR1，DR2，R0 DR1+DR2－＞R0 05 40 STORE R0，[82] R0－＞[82H] 06 82 07 20 JMP 00 00H－＞PC 08 00 3． 本实验除“指令执行部件”为板上的“ALU UNIT”和“REG UNIT” 电路构成外，其余全部由 CM＋＋板上的一片 CPLD 芯片设计，输入设备、输出设备、RAM 及时序仍由板上输入单元、输出显示单元、存储器单元及时序单元电路给出。在本实验的设计中，00H~7FH 为存储器地址，80H 为输入单元端口地址，82H为输出单元端口地址。 四．CPLD 芯片设计程序 1．在图 8.6-1 中须用 CPLD 描述的部分见图 -3。 2．顶层模块电路图见图 -4。 3．设计各子模块功能描述程序。 五．实验步骤 1．编译上述所设计的程序，将生成的 JEDEC 文件下载至 1032 芯片中。 2．按图