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EDA报告题 目 VHDL设计初步 学 院 电子工程学院 专 业学 号 导师姓名 朱燕目录第一章实验部分（流水灯）21、程序设计：22、程序代码23、程序调试4第二章习题部分8习题一8习题二8习题三10习题四11习题五12习题六14习题七17引言随着大规模集成电路技术和计算机技术的不断发展,在涉及通信、国防、航天、医学、工业自动化、计算机应用、仪器仪表等领域的电子系统设计工作中,EDA技术的含量正以惊人的速度上升;电子类的高新技术项目的开发也逾益依赖于EDA技术的应用。即使是普通的电子产品的开发,EDA技术常常使一些原来的技术瓶颈得以轻松突破,从而使产品的开发周期大为缩短、性能价格比大幅提高。不言而喻,EDA技术将迅速成为电子设计领域中的极其重要的组成部分。第一章实验部分（流水灯）1、程序设计流程图：2、模块说明第一部分：分频器因为主板是cyclong-EP16C6Q240C8的主频是4M赫兹，如果直接当做CLK信号，根本无法看清流水灯的变化，所以需要做分频操作。仿照数电课本的例题中的分频器。分频器的实体：entity devide isport(clk :in std_logic;clk_out:outstd_logic );end devide;我们可以从程序中看到，输入时clk（外部主频时钟），输出是clk_out（分频后的时钟）。（这是实体的器件图）分频器的结构体： process；用进程语言描述 begin wait until clkevent and clk=1 if(count3999999)then count=count+1;clk_out=0; else count=(others=0);clk_out=1;我们可以从程序中看到wait until clkevent and clk=1这句是时钟来到意思，当count计数小于3999999时，count自加1，且输出为零，只有当大于3999999时，产生一个高电平脉冲。接下来是对分频器的波形仿真：从波形中我们可以看到分频器的工作.第二部分：模8计数器我们需要一个计数器来输出计数电频，作为下一步38译码器的输入信号，首先我们来看这个器件的实体：port(clk:instd_logic;dout:outstd_logic_vector(2 downto 0) );（这是器件的实体图）输入端口是clk，是接入分频器的时钟信号，输出就是计数电平了。计数器的结构体：architecture arc_m of m issignal count:std_logic_vector(2 downto 0);begin process(clk) beginif rising_edge(clk) then if count7 then count=count+1;elsif count=7 then count=000; end if; end if;a=count(0);b=count(1);c=count(2);end process;以上是模8计数器的结构体，我们可以看到，但时钟来到时，在count小于7时count加一，当count=7时，count清零。接下来是对计数器波形的仿真：dout输出000,001,010,011,100,101,110,111,000,001…这符合我们的要求。第三部分：38译码器因为我们使用是共阴极二极管，38译码器每接受一个来自计数器的点平时，对应的Yn就输出低电平，点亮此二极管。我们就可以看到二极管依次点亮好似流水一般。译码器的实体：port(a,b,c:instd_logic; y:out std_logic_vector(7downto 0));输入是a，b，c从低到高的三个，输出是y对应的译码电平。（这是译码器的原件图）译码器的结构体：architecture arc_yima38 of yima38 issignal comb:std_logic_vector(2 downto 0); begin comb=x; process(comb) begin case comb is when 000 =y= when 001 =y= when 010 =y= when 011 =y= 11110111