陕西师范大学_计算机组成原理_课件ppt_白中英第5版_chp5.ppt

* 微指令字较长。一般为几十位到100位左右，有的长达200多位。一般来说，机器规模越大，速度越快，采用的微指令字就越长。 微指令中的微操作有高度的并行性，即在一个微周期中，一次能并行执行多个微命令，因而能充分发挥数据通路并行结构的并行操作能力。 微指令译码简单，一般采用直接控制编码法和分段直接编码法，微指令与数据通路各控制点之间有较直接的对应关系。 设计由于微指令的并行操作能力强，效率高，编制的微程序比较短 微程序的执行速度比较快，控制存储器的纵向容量小，灵活性强。 缺点是微指令字比较长，明显地增加了控制存储器的横向容量 水平微指令与机器指令差别很大，一般要熟悉机器结构、数据通路、时序系统以及指令执行过程的人才能进行微程序设计，这对用户来说是很困难的。 * * MC88110的指令流水线 超标量流水线CPU FD：取指和译码段需要一个时钟周期， EX：执行段，大都只需要一个时钟周期， WB：写回段，只需要时钟周期的一半 采用了直接通路（Forwarding）技术 FD EX WB 指令动态调度策略 按序发射 取两条指令，配对发送，一个周期可以有两条指令执行完毕 如下图： 第一条指令由于资源相关或数据相关,则这两条指令都不发射 若第一条指令能发射,第二条不能发射,只发射第1条指令到EX段,第二条指令等待并新取一条指令与之配对等待发射 5.7 RISC CPU 几个问题： 怎样判断能否发射呢? 可以采用计分牌的方法 如何保证按序完成？ FIFO指令队列 如何对待控制相关（转移指令）？ 采用延迟转移法和目标指令cache法 5.7 RISC CPU 计分牌： 计分牌是一个位向量、每一位对应寄存器堆中的一个寄存器。 指令发射时，目的寄存器在计分牌中相应位为1；写回后清0 判断指令可否发射的条件是： 该指令的所有目的寄存器、源寄存器在向量位中对应的位都为0 否则，等待这些位清除 5.7 RISC CPU FIFO队列 FIFO队列称为历史缓冲器，每当一条指令发射后，副本传入FIFO队列队尾 只有当前面的指令执行完毕，才到达队首， 执行完毕后，离开队列 5.7 RISC CPU 延迟转移法 可选 如果采用延迟转移选项，则转移指令后的转移延迟时间内指令被发射 否则，指令照常发送 指令Cache（TIC）法 是一个32位的全相联Cache，用来保存转移路径的前两条指令 5.7 RISC CPU 例5 超标量流水线结构如下 5.7 RISC CPU I1 LDA R1, A I2 ADD R2, R1 I3 ADD R3, R4 I4 MUL R4, R5 I5 LDA R6, B I6 MUL R6, R7 画出按序完成各段推进情况图 画出按序完成流水线时空图 RAW WAR WAW 5.7 RISC CPU I6 5.7 RISC CPU 第五章小结 CPU是计算机的中央处理部件，具有4项基本功能。现代CPU构成有3部分。 CPU中的寄存器：指令寄存器、程序计数器、地址寄存器、数据缓冲寄存器、通用寄存器、状态条件寄存器。 指令周期：CPU从存储器取出一条指令并执行这条指令的时间和称为指令周期。 第五章小结 时序信号产生器：提供CPU周期（也称机器周期）所需的时序信号。 操作控制器：利用这些时序信号进行定时，有条不紊地取出一条指令并执行这条指令。 微程序控制器：利用软件方法设计操作控制。 硬布线控制器：某一微操作控制信号是指令操作码译码输出、时序信号和状态条件信号的逻辑函数。 第五章小结 并行处理技术贯穿于信息加工的各个步骤和阶段。概括起来，主要有三种形式：①时间并行；②空间并行；③时间并行+空间并行。 流水CPU是以时间并行性为原理构造的处理机，是一种非常经济而实用的并行技术。目前的高性能微处理机几乎无一例外地使用了流水技术。流水技术中的主要问题是资源相关、数据相关和控制相关，为此需要采取相应的技术对策，才能保证流水线畅通而不断流。 看动画 布置作业： P183：1，8，11，12，13 修改题目： 1.（2）保存当前正待执行的…… 2.参见图5.15的数据通路。…… 12.（1） …… ；（2）完成100个任务，加速比是多少？；其余编号顺延 13.增加（4）求流水线的效率。 QA * ① 操作控制器OC送出控制命令到通用寄存器，选择R1做源寄存器，R2做目标寄存器； ② OC 送出控制命令到ALU，指定ALU做R1（100）和R2（20）的加法操作； ③ OC送出控制命令，打开ALU输出三态门，运算结果120放到DBUS上； ④ OC送出控制命令，将DBUS上数据打入缓冲寄存器DR；ALU产生的进位信号保存状态字寄存器在PSW中。 ⑤ OC送出控制命令，将DR（120）装入R2，R