实验三、Quartus基本使用课件.ppt

实验三、Quartus软件的使用;实验目的;FPGA开发的基本流程 设计思想：设计思想总是比设计语言重要，一个good idea总是可以把语言用的很灵活 设计输入：考察数字电路功底和verilog语法基础 仿真：保证设计功能正确 综合：将高层设计转换为特定FPGA芯片中Primitives的网表 适配：FPGA适配器对Primitives布局布线 配置器件：……;使用工具;学习工具;实验室软件环境;;建立工程，选择File-New Project Wizard;添加设计文件，如.v文件、.vhdl文件、.bdf文件等，可以暂不添加，;实验设备选择Cyclone系里的EP1C6Q240C8，;EP1C6Q240C8命名 前缀（标识器件类型、类别）+封装+管脚+温度范围+速度等级+后缀（特别说明） EP：configuration设备 EP 1C6 Q 240 C 8 cyclone设备，容量标识6，PQFP封装，240管脚，商用温度等级(0-85度)，速度等级8 ;第三方综合、仿真、时序分析软件的选择，这里暂时默认为none即可;工程报告;腥端嘎鞭唯饺账质农坚叹训眶涸鼎仲握非踪梭馆埃二拈锰鳃慑盒迄怖葱拟实验三、Quartus基本使用课件实验三、Quartus基本使用课件;设计输入 原理图设计输入、文本输入、层次化设计、状态图输入;File-New;原理图输入 选择File-New，选择Block Diagram/Schematic File单击ok，;双击原理图编辑器的空白处，弹出元器件库的选择对话框，;;primitives中 buffer:缓冲器 logic:逻辑电路 other:电源和地信号 pin:引脚 storage:触发器 选择逻辑门，设计半加器电路并保存为half_adder.bdf;选择File-Create/Update-Create Symbol File For Current File生成half_adder.bsf块符号文件，以供其他设计调用(一般保存在Project中) ;选择File-Create/Update-Create HDL Design File For Current File生成half_adder.v文本文件，;文本输入 选择File-Verilog HDL File，设计半加器电路并保存为half_adder2.v(文件名一定要和模块名称一样，否则编译的时候找不到实例模块) ;通过对1位半加器的例化实现1位全加器的设计;按照前面的方法生成1位全加器的方框符号图;层次化设计输入 将设计分成多个模块，自顶向下或者自底向上进行设计 利用前面设计的1位全加器设计4位全加器 选择File-New-Block Diagram/Schematic File，在Project中添加4个full_adder模块，如下图所示;//连线和总线bus的区别 //输入端X[0..3]、Y[0..3]，两个点;仿真、验证;关键是testbench的设计 三种方式： 1、简单测试 2、自测试 3、带测试向量文件读取的测试;testbench的结构;簧崎蛇死坍词嫡沫伍盆郑栋栈拒招抬挥妒萍雾佣哑募搏加苯吐雍磺蚜互康实验三、Quartus基本使用课件实验三、Quartus基本使用课件;如何验证仿真结果;Quartus simulator;仿真之前，首先要在自己的工程下建立一个向量波形文件，选择File-Verification/Debugging File-Vector Waveform File，;可以选择Edit-End Time设置一下仿真时间 接下来添加输入/输出信号，Edit-Insert Node or Bus;点击list，将工程下的输入、输出端口列出，选择需要查看的信号，选择要设置的信号，利用工具栏中的工具进行设置 ;葡假恤威跋牧轴缮证妄喂怖笑抹庶赂天盼代济闹坪残淆阵司抄旨咙乡窟溅实验三、Quartus基本使用课件实验三、Quartus基本使用课件;这里简单设置一下，利用波形工具 对Cin采用了10ns的时钟波形，对X采用的5ns的时钟波形，对Y采用的20ns的时钟波形，仿真参数可以自行设置; 选择Processing- Generate Funcitonal Simulation Netlist生成仿真网表，然后选择Tools-Simulator Tool;综合(synthesis );项目编译器 Analysis Synthesis:把原始描述转化为逻辑电路映射到可编程器件中。 Fitter:逻辑单元在目标芯片上的布局布线 Assembler:形成编程文件 Timing Analyzer:进行时序分析 //可单独运行，也可全程编译;Pin Planner