DE2 实验练习解答—lab 3：锁存器、触发器和寄存器(digital Logic)(DE2)(quartus II).docxVIP

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2017-08-20 发布于湖北
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DE2 实验练习解答—lab 3：锁存器、触发器和寄存器(digital Logic)(DE2)(quartus II).docx

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DE2 实验练习解答—lab 3：锁存器、触发器和寄存器(digital Logic)(DE2)(quartus II)

/halflife/archive/2010/04/23/1718989.html本练习的目的是研究锁存器、触发器和寄存器。Part I RS锁存器Altera的FPGA含有可供用户使用的触发器电路。在Part IV演示如何使用它。这里探讨如何不使用专用触发器来创建存储单元。图1描述了门控锁存器电路。可用门级电路或表达式来描述。part1.v //rs锁存器门级描述 1//part 1:rs_ff 2modulers_ff(q,r,s,clk); 3inputclk,r,s; 4output q; 5 6wirer_g,s_g,qa,qb/*synthesis keep*/; 7 8and(r_g,r,clk); 9and(s_g,s,clk);10nor(qa,r_g,qb);11nor(qb,s_g,qa);1213assign q=qa;1415endmodule16其中/*synthesis keep*/是编译指令，用来指定每个信号用一个单独的逻辑单元实现。RTL Viewer查看结果如下：图2 未加编译指令的RTL图图3 图2的内部结构图5 图4的内部结构图4 加上编译指令的RTL图图6 RS锁存器功能仿真结果图7 RS锁存器时序仿真结果Part II 门控D锁存器如图8所示：图8 门控D锁存器新建一个工程。为门控D锁存器创建类似Part I中的代码，分析。part2.v 门控锁存器 1//part2 top_level file 2moduletop_level(SW,LEDR0); 3input [1:0]SW; //clk d 4output LEDR0; //q 5 6gated_d_latch(LEDR0,SW[0],SW[1]); 7 8endmodule 910 1//part2.v gated d_latch 2modulegated_d_latch(q,d,clk); 3inputd,clk; 4output q; 5 6wirer,s_g,r_g,qa,qb/*synthesis keep*/; 7 8nand(s_g,d,clk); 9nand(r_g,r,clk);10not(r,d);11nand(qa,s_g,qb);12nand(qb,r_g,qa);1314assign q=qa;1516endmodule逻辑单元映射结果：图9 Technology Map Viewer结果仿真：图10 功能仿真结果图11 时序仿真结果2. 另建一个工程，新建一个顶层文件，定义相应的输入/出引脚，使用D锁存器，在DE2上验证。指定引脚：ＳＷ０ｄＳＷ１ｃｌｋＬＥＤＲ０ｑ小结：锁存器是电平敏感型电路，Ｄ锁存器的优点在于不可能出现Ｓ＝Ｒ＝１这个麻烦状态。Part　ＩＩＩ　主从Ｄ触发器图１２　主从Ｄ触发器ｐａｒｔ３.ｖ　主从Ｄ触发器 1//part3.v master_slavedff 2modulems_dff(SW,LEDR0);//Qm); 3input [1:0]SW; 4output LEDR0; 5//output Qm; 6 7wireqm,qs; 8 9gated_d_latch um(qm,SW[0],SW[1]);10gated_d_latch us(qs,qm,~SW[1]);1112assign LEDR0=qs;13//assign Qm=qm;1415endmodule仿真：图１３　主从Ｄ触发器功能仿真结果Ｐａｒｔ　ＩＶ　三种存储单元电平敏感存储元件与跳变沿触发的存储元件之间的比较。图１４　三种存储元件ｐａｒｔ４.ｖ　代码 1//part4 top_level file 2module su_3(d,clk,qa,qb,qc); 3inputd,clk; 4outputqa,qb,qc; 5 6d_latchul(d,clk,qa); 7dff_pudp(d,clk,qb); 8dff_nudn(d,clk,qc); 910endmodule1112//dff_p13moduledff_p(d,clk,q);14inputd,clk;15output q;1617wireqm,qs;1819d_latch um(d,~clk,qm);20d_latch us(qm,clk,qs);2122assign q=qs;2324endmodule2526//dff_n27moduledff_n(d,clk,q);28inputd,clk;29output q;3031wireqm,qs;3233d_latch um(d,clk,qm);34d_latch us(qm,~clk,qs);3536assign q=qs;3738endmodule3940//D latch41moduled_