FPGA实现串口通信.docVIP

FPGA实现串口通信 UART接收。因为只有数据线，没有时钟，这种叫异步通信。首先双方必须约定好通信用的时钟频率，但是双方用的时钟必定有误差，而且不知道每个bit的起始时间。这两点是造成你有时候收到对的，有时候收到错的原因。所以必须要用高倍的时钟来采样，一般用8倍、16倍。仅仅简单实现的话，用8倍举例，如果另一块板子（或PC）发过来的是数据，发送一个bit用的时钟频率是1152Hz的话，那么自己板子上要先产生一个1152x 8 = 921600Hz的内部时钟。用这个时钟对收到的串行数据进行采样，理论上讲，每个bit可以得到7-8个采样点。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_arith.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Clk_DIV is port (clk : in std_logic; CLK_O : out std_logic ); end Clk_DIV; architecture Clk_DIV_arch of Clk_DIV is signal clk1,clk2 : std_logic; signal s1,s2 : integer range 0 to 53; begin process(clk) begin if rising_edge(clk) then if s1 53 then s1= s1+1; else s1=0; end if; if s1 28 then clk1 = 1; else clk1 = 0; end if; end if; end process; process(clk) begin if falling_edge(clk) then if s2 53 then s2= s2+1; else s2=0; end if; if s2 28 then clk2 = 1; else clk2 = 0; end if; end if; end process; CLK_O =clk1 or clk2; end Clk_DIV_arch; 接下来第一步就是找起始bit，如果连采3次（或4次）都是0的话，说明找到起始bit了，并且当前采样点大概在这个bit的中间了。那么从现在开始，每过8个时钟，就能采到下一个bit的中间位置。然后把这8个采到的bit组成一个byte就行了。这样，才能得到稳定而正确的数据。最后，过8个时钟，再采一下，确保后面跟着的bit是高，表示结束。如果不是，说明有错发生了，没关系，重新搜索起始bit就好了。library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_logic_arith.all; use IEEE.std_logic_unsigned.all; entity UART_RX is port ( reset_n : in std_logic; clk : in std_logic; RD_x : in std_logic; RD_x，接收数据线 dout : out std_logic_vector(7 downto 0); 模块接收到得1字节数据 dav : out std_logic 传输成功应答 ); end UART_RX; architecture UART_RX_arch of UART_RX is type UART_RX_STATE_TYPE is (WAIT_START, DATA, S